18 aprile 2001

Esame di Elettronica dei Sistemi Digitali
Prova scritta del 18 aprile 2001
Esercizio 1
Si abbia un processo di integrazione CMOS con i seguenti valori dei parametri fondamentali:
lunghezza minima di canale per i transistori a canale N e a canale P Lmin = 0.5 µm,
larghezza minima di canale per i transistori a canale N e a canale P Wmin = 1 µm,
k n′ = µ n Cox = 90 μA/V 2 , k ′p = µ p Cox = 30 μA/V 2 ,
Vth ,n = Vth , p = 0.6 V ,
tox = 17 nm,
Cox = 2 fF/µm2,
Sia la tensione di alimentazione pari a 3V.
Si dimensioni un invertitore in grado di garantire un ritardo di propagazione pari a 0.5 ns con un carico
complessivo di 1.5pF (in condizioni nominali) con un ingresso ideale a gradino.
Esercizio 2
Si disegni lo schema logico della rete che realizza la funzione logica:
z = a (b + c + d) (e + f)
con approccio “fully CMOS”.
Si disegni la rete che realizza la stessa funzione con approccio “Domino CMOS” e “pseudo NMOS
logic”.
Esercizio 3
Si supponga di avere a disposizione una libreria CMOS con le seguenti celle digitali: Inverter, NAND,
NOR (entrambi fino a 4 ingressi), EXOR negato, Multiplexer, Latch, Flip-flop DELAY “edge
triggered” (ETDFF). le caratteristiche dinamiche di tali porte sono le seguenti:
Inverter: td = 0,6 ns;
NAND, NOR, EXOR negato: td = 0.8 ns;
Multiplexer tin.out = 0.8 ns; tsel.out = 0.6 ns;
Latch td,q = 1 ns; tck,q = 1.1 ns; tsu = 0.8 ns; th = 0.3 ns; tr,s = 0.4 ns; tck/2,min = 0.5 ns;
ETDFF tck,q = 1.4 ns; tsu = 0.8 ns; th = 0.3 ns; tr,s = 0.4 ns; tck/2,min = 0.5 ns;
ove
= tempo di ritardo (o ritardo di propagazione), assunto per semplicità indipendente dal carico e
td
dal numero di ingressi;
= tempo di ritardo tra ingresso ed uscita (per il Multiplexer);
tin.out
= tempo di ritardo tra segnale di abilitazione ed uscita (per il Multiplexer);
tsel.out
= tempo di ritardo tra ingresso ed uscita (sia diritta, sia negata);
td,q
= tempo di ritardo tra il fronte del clock e l’uscita (sia diritta, sia negata);
tck,q
= tempo di “set-up”;
tsu
= tempo di “hold”;
th
= tempo tra il fronte del reset (o del set) e l’uscita, sia diritta, sia negata;
tr,s
tck/2,min = durata minima del semiperiodo di clock (sia a livello positivo sia a livello negativo).
a)
Si progetti un circuito LFSR a 3 bit, che abbia due ingressi L ed S di controllo, e le cui modalità di
funzionamento siano le seguenti:
♦ se L = 0, S = 0, il circuito funziona come PRSG;
♦ se L = 1, S = 0, il circuito carica in parallelo una parola digitale (b2, b1, b0)
♦ se S = 1, il contenuto dei 3 registri viene posto uguale a 1.
Tutte le operazione (compreso il set a 1) devono essere sincrone.
b) Determinare la frequenza massima di funzionamento del circuito progettato (cioè la massima
frequenza di clock a cui funziona correttamente).
c) Trovare un test per il guasto in cui, nel circuito progettato, la rete di retroazione presenta il nodo di
uscita S-A-0 (si supponga che tale nodo non sia osservabile).