Raccolta dei testi d’esame di ELETTRONICA DEI SISTEMI DIGITALI Polo Didattico e di Ricerca di Crema — Anno 2006 1 • tck,q = tempo di ritardo tra il fronte del clock e l’uscita; Prova scritta del 30 Gennaio 2006 1.1 • tsu = tempo di “set-up”; Progettare e disegnare lo schema a livello transistor di un circuito “fully CMOS”, avente quattro bit di ingresso (a, b, c, d) e un bit di uscita y, che esegue la seguente funzione logica combinatoria: 1 se (a, b, c, d) = (1, X, X, 1), (X, 1, X, 1), y= oppure (X, X, 1, 1) 0 in tutti gli altri casi • th = tempo di “hold”; • tck/2,min = durata minima del semiperiodo di clock (sia a livello positivo sia a livello negativo). 2.1 Ricavare la topologia del layout di tipo “stacked” per il circuito progettato, utilizzando il metodo dei grafi di Eulero. Progettare e disegnare lo schema di un circuito combinatorio che riceve in ingresso due bit a e b e un bit di selezione s, e fornisce all’uscita y il valore: a·b se s = 0 y= a+b se s = 1 1.3 2.2 Descrivere l’effetto della mancanza del primo contatto a sinistra tra metallizzazione e diffusione nello stack di transistori PMOS, e trovare un test per questo guasto. Nell’ipotesi che i bit di ingresso e il bit di uscita debbano essere memorizzati in registri di tipo ETDFF, determinare la frequenza massima di funzionamento del circuito progettato (cioè la massima frequenza del segnale di clock per cui il circuito può funzionare correttamente). 1.2 2 Prova scritta del 22 Febbraio 2006 2.3 Si ha a disposizione una libreria CMOS con le seguenti celle standard digitali: inverter, NOR, NAND (entrambi a due ingressi), EXOR negato a due ingressi, multiplexer a due ingressi, flip-flop delay “positive edge triggered” (ETDFF). Le caratteristiche dinamiche di tali porte sono le seguenti: Trovare un test per il guasto stuck-at-1 in uscita al registro che memorizza il bit b. 3 Prova scritta del 20 Aprile 2006 3.1 • Inverter: td = 0.4 ns; Nel circuito illustrato in figura 1, i registri sono di tipo flip-flop delay “positive edge triggered” (ETDFF), e hanno le seguenti caratteristiche dinamiche: tempo di ritardo tra il fronte del clock e l’uscita tck,q = 0.7 ns, tempo di “set-up” tsu = 0.3 ns, tempo di “hold” th = 0.2 ns e durata minima del semiperiodo di clock tck/2,min = 0.4 ns. I ritardi delle porte combinatorie sono: per l’inverter td = 0.3 ns, per le porte NAND e NOR td = 0.5 ns. • NAND, NOR, EXOR negato: td = 0.7 ns; • Multiplexer: tin,out = 0.7 ns; tsel,out = 0.5 ns; • ETDFF: tck,q = 1.2 ns; tsu = 0.6 ns; th = 0.3 ns; tck/2,min = 0.5 ns; dove: • td = tempo di ritardo (o ritardo di propagazione), assunto per semplicità indipendente dal carico; A. Si determini la massima frequenza di clock in assenza di skew (cioè per τ = 0). • tin,out = tempo di ritardo tra ingresso e uscita (per il multiplexer); B. Si determini la massima frequenza di clock nel caso in cui lo skew dovuto alle interconnessioni è τ = 1.5 ns. Si consideri sia il caso in cui il generatore di • tsel,out = tempo di ritardo tra segnale di abilitazione e uscita (per il multiplexer); 1 D Q D Q R1b R2b D Q D Q R1a R2a τ ck ck Figura 1: Problema 3.1 clock si trovi dal lato dei registri R1, sia quello in cui il generatore di clock si trovi dal lato dei registri R2. 3.2 Si trovi un test per il guasto g stuck-at-0 nel circuito in figura 2. a e g i b k c d f j h Figura 2: Problema 3.2 * * * 2