Esercitazione 1: Inverter CMOS statico

Elettronica Digitale
© Alessandro Bogliolo
Esercitazione 1: Inverter CMOS statico
1. Analisi del punto di lavoro
Esercitazione 1: inverter CMOS
* circuito
M1 1 2 3 1 mosp W=1u L=1u
M2 3 2 0 0 mosn W=1u L=1u
* carico
CL 3 0 50fF
* generatori indipendenti
Vdd 1 0 5V
Vin 2 0 5V
* modelli dei transistori
.model mosp pmos level=1 vto=-1v kp=50u
.model mosn nmos level=1 vto=1v kp=100u
* analisi
.op
.end
Modelli dei transistori di livello 1, privi di effetti reattivi
Il risultato dell’analisi del punto di lavoro sono i valori delle tensioni a tutti i nodi del circuito, riportati nel file di
output con estensione .out.
2. Caratteristica statica
...
* analisi
.dc Vin 0 5 0.01
.probe
.end
Per ottenere una caratteristica simmetrica occorre eguagliare il beta dei transitori p ed n:
...
* circuito
M1 1 2 3 1 mosp W=2u L=1u
M2 3 2 0 0 mosn W=1u L=1u
...
Osservare la variazione della caratteristica statica al variare del dimensionamento dei transistori:
- se W ed L di un transistore aumentano proporzionalmente il fattore di forma Z resta invariato e così la
caratteristica statica
- se i fattori di forma dei due transistori variano proporzionalmente la caratteristica statica resta invariata
- in ogni caso la tensione d’uscita raggiunge i valori 0 e Vdd
- la caratteristica statica dipende dal rapporto tra i fattori di forma dei transistori
3. Correnti statiche
Osservare l’andamento della corrente statica in funzione di Vin:
- per valori di tensione minori di Vtn e superiori a Vdd-|Vtp| la corrente è nulla
- il valore di picco della corrente statica dipende dal fattore di forma (assoluto) dei transistori.
Conduzione sotto-soglia
- mettendo in conto le correnti sotto-soglia, la corrente statica non è mai nulla e le tensioni d’uscita non
raggiungono i valori nominali 0 e Vdd.
- questo può essere sperimentato utilizzando i modelli di livello 3 specificati nel file MOSmodels3.ps che può
essere incluso nel file di input con il seguente comando (da sostituire alla definizione dei modelli)
...
* modelli dei transistori
.include MOSmodels3.sp
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...
4. Analisi di transitorio
Transistori privi di effetti reattivi
...
* generatori indipendenti
Vdd 1 0 5V
Vin 2 0 PWL(0 0 10n 0 10.1n 5 20n 5 20.1n 0)
* modelli dei transistori
.model mosp pmos level=1 vto=-1v kp=50u
.model mosn nmos level=1 vto=1v kp=100u
* analisi
.tran 100p 30n 0 100p
.probe
.end
Si osservino:
- gli andamenti delle tensioni di ingresso e uscita
- i tempi di salita e discesa (tra il 10% e il 90%) dipendenti dai fattori di formi dei transistori (provare a
variarli)
- i tempi di propagazione (al 50%)
- la corrente erogata da Vdd
- la corrente assorbita da CL
5. Domensionamento
Si determini il dimensionamento minimo dei transistori che garantisca un tempo di salita (risetime) inferiore a
0.1ns. Per calcolare il tempo di salita si può usare la goal function Risetime(V(3)) disponibile in probe.
Il tempo di salita, data la capacità di carico, dipende dal fattore di forma del transistore a canale p.
Tenendo fisso L a dimensione minima (1u), variare W fino ad individuare il W minimo che soddisfa le
specifiche. A tal fine si può procedere a tentativi cercando prima un valore W0 che non soddisfa la specifica ed
un valore W1 che la soddisfa (ad esempio W0=1u, W1=20u). A questo punto si procede alla ricerca del
dimensionamento minimo per bisezione:
- si sceglie come nuovo valore di W2 un valore intermedio tra W0 e W1
- se W2 soddisfa la specifica la ricerca si restringe all’interno dell’intervallo W0, W2
- se W2 non soddisfa la specifica la ricerca si restringe all’interno dell’intervallo W2, W1
- si procede fino ad ottenere un intervallo di ampiezza inferiore alla risoluzione scelta (cioè alla dimensione
minima dei dispositivi, 1u)
Nel nostro caso il dimensionamento minimo è W=15u.
Si noti che avendo modificato solo il fattore di forma del transistore a canale p e non quello del transistore a
canale n, la caratteristica è diventata asimmetrica. Per ripristinare la simmetria occorre aumentare il fattore di
forma dell’nMOS in modo proporzionale. In questo caso Wn dovrebbe essere 15u/2 = 7.5u, che non è
ammesso se la dimensione minima della tecnologia è 1u.
Possibili soluzioni:
- Wp=15u, Lp=1u, Wn=15u, Ln=2u (soluzione non minima perche’ l’area complessiva diventa 15+30=45)
- Wp=16u, Lp=1u, Wn=8u, Ln=1u (soluzione simmetrica con area complessiva 16+8 = 24)
- Wp=15u, Lp=1u, Wn=7u, Ln=1u (soluzione ad area minima (22) lievemente asimmetrica)
6. Corrente di corto circuito
La differenza tra I(Vdd) e I(CL) è la corrente di corto circuito dovuta alla simultanea accensione di pull-up e
pull-down.
La corrente di corto circuito aumenta all’aumentare della durata della rampa d’ingresso e al diminuire della
capacità di carico, poichè si allunga il periodo di tempo in cui entrambi i transistori sono accesi.
7. Effetti reattivi
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Gli effetti reattivi vengono messi in gioco specificando il parametro tox (spessore dell’ossido) nel modello dei
transistori.
...
* modelli dei transistori
.model mosp pmos level=1 vto=-1v kp=50u tox=9e-9
+ cgdo=3.5e-10 cgso=3.5e-10 cgbo=4.5e-10
.model mosn nmos level=1 vto=1v kp=100u tox=9e-9
+ cgdo=3.5e-10 cgso=3.5e-10 cgbo=4.5e-10
...
Si osservano sovraelongazioni della tensione d’uscita dovute all’accoppiamento capacitivo con il segnale
d’ingresso.
8. Appendice: file MOSmodels3.sp
* SPICE LEVEL3 MODEL
.model mosn nmos level=3 phi=0.7 tox=9.5e-9
+ xj=0.2u tpg=1
+ vto=1 delta=8.8e-1 ld=5e-8 kp=120e-6
+ uo=420 theta=2.3e-1 rsh=2 gamma=0.62
+ nsub=1.4e+17 nfs=7.2e+11 vmax=1.8e+5 eta=2.125e-2
+ kappa=0.1 cgdo=3.0e-10 cgso=3.0e-10
+ cgbo=4.5e-10 cj=5.5e-4 mj=0.6 cjsw=3e-10
+ MJSw=0.35 PB=1.1
.model mosp pmos level=3 phi=0.7 tox=9.5e-9
+ xj=0.2u tpg=-1
+ vto=-1 delta=2.5e-1 ld=7e-8 kp=60e-6
+ uo=130 theta=2.0e-1 rsh=2.5 gamma=0.52
+ nsub=1.0e+17 nfs=6.5e+11 vmax=3.0e+5 eta=2.5e-2
+ kappa=8.0 cgdo=3.5e-10 cgso=3.5e-10
+ cgbo=4.5e-10 cj=9.5e-4 mj=0.5 cjsw=2e-10
+ MJSw=0.25 PB=1
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