<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional
annuncio pubblicitario
Lay-out del condensatore Come è stato accennato in precedenza il condensatore è stato realizzato mediante un elevato numero di celle di comportamento capacitivo poste in parallelo. Ciò è dovuto prima di tutto a necessità di tipo topologico, in quanto l'obbiettivo di mantenere costante la differenza di potenziale tra alimentazione e massa e, nello stesso tempo, quello di assorbire i picchi di corrente dei dispositivi cui esso viene affiancato allo scopo di cautelarsi da problemi di ellettromigrazione vengono tanto meglio raggiunti quanto più i condensatori sono vicini a tali dispositivi; l'altro motivo che ha suggerito la necessità di realizzare il condensatore di piccole dimensioni e di aumentare il valore capacitivo totale ponendo molte celle in parallelo è di tipo fisico. La spiegazione in questo caso necessita di osservazioni più approfondite. Figure: Sezione del condensatore realizzato. Si è scelto di realizzare il condensatore integrato mediante la costruzione di un PMOS utilizzato in modo statico: si sfrutta cioè l'effetto capacitivo dovuto all'ossido isolante inserito tra il substrato conduttivo e il gate in polisilicio che funzionano da elettrodi. Il principio di funzionamento è schematizzato in figura : il gate e il substrato sono polarizzati a tensioni opposte, mentre drain e source sono mantenuti alla medesima tensione per evitare la formazione del canale e la conseguente dissipazione di corrente. Il valore capacitivo associato a questa struttura è pari a . È tuttavia stato necessario in sede di realizzazione adottare alcuni accorgimenti che dovrebbero garantire un comportamento capacitivo stabile. In primo luogo è necessario tenere conto dell'elevata resistività del polisilicio ( ) e nello stesso tempo della necessità di mantenere ad un potenziale ben preciso l'elettrodo costituito dal gate: dunque la distanza tra i contatti tra metallo e polisilicio non può essere troppo elevata. Figure: Lay-out del condensatore. Il potenziale dell'altro elettrodo è determinato dai contatti di polarizzazione del well: anche in questo caso la distanza tra i contatti non può essere troppo elevata, per evitare che la zona di substrato sottostante il gate di polisilicio si trovi ad un potenziale impreciso. Questo ragionamento va ancora ripetuto per il bulk, che indirettamente costituisce una capacità di natura non lineare, tanto meno lineare quanto meno polarizzata in modo solido. Un punto secondario che ha però determinato la topologia della singola cella è stato il fatto che tutte le celle di base del circuito sono strutturate in modo che la linea di clock divida i transistori di tipo P da quelli di tipo N uguagliando la sua distanza dai gate dei transistori. Dovendo inserire le celle di condensatore a stretto contatto con le altre si è scelto di dividerlo in due parti disposte in parallelo per consentire il passaggio intermedio della linea di clock e quindi di semplificarne le connessioni. In figura è mostra il layout finale del condensatore e il suo mdello equivalente. Complessivamente le dimensione della cella base del condensatore sono pari a 320fF. x , mentre il valore capacitivo che fornisce è
