TESTI di ESERCIZI SULLA PARTE II DEL PROGRAMMA 2011-12 ELETTRONICA
1) Si disegni il circuito di un multivibratore monostabile basato amplificatore operazionale
(AO) e diodi, in grado di generare impulsi positivi, e se ne discuta il funzionamento
supponendo ideali sia l’AO che i diodi (Vγ=0,7V).
Dimensionare il circuito affinchè la durata degli impulsi sia 15 ms e l’ampiezza vari tra ±5V.
A questo scopo si suppongano ancora ideali i diodi e l’AO. Si supponga inoltre che l’AO sia
rail to rail e sia alimentato con ±15 V.
2) Si progetti un trigger di Schmitt invertente utilizzando un amplificatore operazionale rail to
rail alimentato tra +15 V e -15V, in modo che presenti un ciclo di isteresi di 6 V con valor
medio di 3 V. (riportare lo schema circuitale e la caratteristica tensione di uscita – tensione
di ingresso del trigger).
Modificare il circuito progettato aggiungendo una resistenza di 5 kΩ ed una capacità di
20 nF in modo da ottenere un multivibratore astabile. Trovare il duty cycle della forma
d’onda generata da questo circuito? (riportare gli andamenti temporali delle tensioni dei nodi
del circuito variabili nel tempo).
3) Disegnare lo schema di un generatore di onda triangolare, discutendone analiticamente il
funzionamento.
Dimensionare il circuito, supponendo di utilizzare amplificatori operazionali ‘rail to rail’
alimentati a ±15 V, perché le forme d’onda generate abbiano valor medio nullo, periodo di 2
kHz, duty cycle uguale a 0,5.
Ripetere il dimensionamento affinché le forme d’onda generate abbiano valor medio di 1 V e
duty cycle uguale a 0,3.
4) Un segnale analogico compreso tra 0 e 12 V deve essere digitalizzato con 16 bit.
Determinare l’errore di quantizzazione del convertitore analogico digitale, supponendo di
utilizzare per il convertitore analogico digitale in questione un convertitore a doppia rampa.
Si disegni lo schema del convertitore e se ne spieghi il funzionamento.
Supponendo di poter trattare l’errore di quantizzazione come una variabile aleatoria
uniformemente distribuita nell’intervallo di quantizzazione, se ne determini il valor medio
ed il valore quadratico medio.
Scegliere il tempo di conversione affinché rumori elettronici a 50 Hz non abbiano effetti sul
segnale digitalizzato. Individuare la frequenza massima del segnale che può essere
campionato e digitalizzato senza effetti di aliasing con il suddetto convertitore.
Confrontare in termini di complessità e tempo di conversione il convertitore suddetto con
una realizzazione tipo parallelo.
Modificare lo schema circuitale per adattarlo a segnali che variano fra -10V e 0V.
5) Un segnale analogico compreso tra 0 e -10 V deve essere digitalizzato in modo che
venga riconosciuta una variazione in tensione minore o uguale a -48 dB rispetto alla
tensione di fondo scala.
a) Scegliere la tensione di fondo scala ed indicare quanti bit sono necessari per la
conversione A/D.
b) Si supponga di utilizzare per il convertitore analogico digitale in questione una
configurazione a distribuzione di carica: se ne disegni lo schema e se spieghi il
funzionamento.
c) Specificare quale legge di quantizzazione utilizza il convertitore del punto precedente e,
supponendo di poter trattare l’errore di quantizzazione come una variabile aleatoria
uniformemente distribuita nell’intervallo di quantizzazione, se ne determini il valor medio ed
il valore quadratico medio.
6) Progettare la porta logica CMOS che implementa la seguente funzione e dimensionare i
fattori di forma dei MOSFET (W/L) in modo che il tempo di propagazione sia minore di
2tpRIF con fan out uguale a 20 ed il tempo di propagazione HL sia uguale a quello LH,
sapendo che l’invertitore di riferimento ha (W/L)p=5/1 e (W/L)n=2/1 e Kn’=(2.5*Kp’)=25
μA/V2, che la tensione di alimentazione è uguale a 5V, che Vtn=|Vtp|=0.8 V e che la
capacità di ingresso CT= 100fF.
___________________
Y= A·B+C·D·E+F·(G+H)
Definire e calcolare il tempo di propagazione per l’invertitore CMOS di riferimento,
riportando e commentando i passaggi per arrivare all’espressione finale.
Progettare la porta logica (parte nMOS e parte pMOS), dimensionare i MOSFET in modo
che tp ≤ tpRIF ed il tempo di propagazione HL sia uguale a quello LH.
Definire il fan out e modificare i fattori di forma in modo che il tempo di propagazione sia
2tpRIF con fan out uguale a 20.
7) Disegnare in logica domino il decodificatore di riga (parte AND) di una memoria EPROM
con 3 bit di indirizzo (a2,a1,a0).
Spiegare il funzionamento della logica domino quindi i relativi vantaggi e svantaggi rispetto
alla logica CMOS.
Spiegare il principio di funzionamento della cella EPROM.
Dimostrare simbolicamente la formula che esprime la potenza dinamica per la carica e
scarica della capacità di carico in un invertitore CMOS e quantificare la potenza dinamica
dissipata dagli stadi di uscita del suddetto decodificatore, sapendo che la tensione di
alimentazione è 3V, CL=1pF e la frequenza operativa massima è 50MHz.
8) Dato un invertitore CMOS con tensione di alimentazione VDD=5V, Kn=60μA/V2 e
Kp=20μA/V2 , VTn=-VTp=1V; definire e calcolare la tensione di soglia, individuare e
confrontare i margini di rumore per il livello alto e basso. Definire e trovare il fan out
dell’invertitore suddetto nel rispetto di un tempo di propagazione tp≤ 20 ns, sapendo che la
capacità di ingresso dell’invertitore di riferimento è CT=1pF. Definire e calcolare in forma
analitica il tempo di propagazione con il supporto del metodo grafico; stimare la frequenza
di clock massima utilizzabile nel circuito digitale.
9) Progettare (dimensionare il rapporto fra i fattori di forma dei MOSFET e fissare uno dei
due fattori di forma), commentando la procedura seguita, un invertitore CMOS con tensione
di soglia = 2.8V, sapendo che la tensione di alimentazione V DD=5V, Kn’=25μA/V2 e
Kp’=10μA/V2 , VTn=-VTp=1V;
definire il fan out;
definire il tempo di propagazione;
trovare il fan out dell’invertitore suddetto nel rispetto del seguente vincolo sul tempo di
propagazione: tp≤ 30 ns e sapendo che la capacità di ingresso dell’invertitore di riferimento
è CT=1pF.
10) Disegnare la struttura di una memoria EPROM con 3 bit di indirizzo (a2, a1,a0),
comprensiva della parte di decodifica e codifica in logica a MOSFET con carico resistivo,
che realizza la seguente tabella logica dove in ingresso ci sono gli indirizzi ed in uscita (y0,
y1, y2 e y3).
a2,a1,a0
Y0
Y1
Y2
Y3
000
0
1
1
0
001
0
0
1
0
010
0
1
0
0
011
0
0
0
0
100
0
1
0
0
101
0
0
1
0
110
1
0
1
0
111
0
1
0
1
Spiegare il principio di funzionamento della cella EPROM.
11) Disegnare una cella RAM ad un solo transistor, descrivere la fase di lettura e trovare
l’espressione della tensione sulla linea di bit quando nella cella è memorizzato un 1 logico
(3.5V) e quando l’amplificatore di rinfresco non è presente, considerando CM=55fF, CL=20pF
e VDD=5V; disegnare nel contesto della DRAM l’amplificatore di rinfresco( sense amplifier), e
spiegarne la funzione. Disegnare quindi una cella SRAM con carico resistivo (R POLY),
descriverne il funzionamento, evidenziare i punti critici del dimensionamento dei mosfet e
confrontare i due tipi di celle.
12) Le uscite di due invertitori CMOS (Kn=10μA/V2 e Kp=20μA/V2 ,(W/L)n=2/1, (W/L)p=10/1,
Vtn= ׀, IVpI =1V, VDD=3.5V, CT=1pF) vengono accidentalmente collegate fra loro, trovare la
tensione d’uscita e la potenza statica nei casi ritenuti critici, quindi individuare e giustificare
almeno una soluzione circuitale nel caso in cui il progetto logico necessiti comunque una
condivisione delle uscite.
