Tecniche di Layout - Ingegneria elettrica ed elettronica
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Tecniche di Layout Lucidi del Corso di Microelettronica Modulo 2 Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica Laboratorio di Elettronica (EOLAB) Layout Il Layout è una rappresentazione simbolica che fornisce una indicazione della sequenza di maschere da utilizzare nella realizzazione dell’integrato. Metal1 eta Ognii maschera O h è associata i t ad d un colore (simbolico) che rappresenta un particolare strato di materiale (layer) Poly Metal2 Nplus Per ottenere la realizzazione di un determinato dispositivo e necessario utilizzare un determinato insieme di layer (quindi maschere) opportunamente disposti P l Pplus Contact Co tact L’insieme dei layer disponibili è detto palette N Well Palette 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 2 Dispositivi I dispositivi a disposizione di un progettista analogico in un processo CMOS sono 4 ai quali si aggiunge 1 dispositivo parassita MOS RESISTORI CAPACITORI DIODI BJT (parassiti) Per ognuno di questi dispositivi vedremo i layout caratteristici g di buon p progetto. g e le relative regole 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 3 Tecniche di Layout: MOS Contatto Un MOS è g generato da qualunque intersezione fra poly e zona attiva (Nplus o Pplus) L Lm Il poly separa source da drain I 3 terminali (S,D,G) (S D G) hanno bisogno di un contatto per essere interconnessi con altri dispositivi W e L sono determinate dalle dimensioni delle maschere Wm 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 4 Dimensioni Efficaci In un processo reale i dispositivi realizzati differiscono sempre p da q quelli p progettati g E’ perciò necessario tener conto del fatto che le dimensioni effettive (efficaci) dei MOS sono diverse da quelle disegnate tramite le maschere Se Wm e Lm sono le dimensioni date alle maschere, le dimensioni effettive del MOS saranno: W = Wm - ∆W L = Lm - ∆L Tipicamente i fattori correttivi sono delle costanti e non scalano con le dimensioni quindi il loro impatto è maggiore sui MOS piccoli che su quelli grandi 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 5 Dimensioni Efficaci Una delle cause del problema è l’ l’overetching: t hi l’ l’ossido id viene i i parte in t consumato al di sotto del gate rendendolo effettivamente più corto di quanto disegnato La presenza dei fieldimplants p causa il restringimento del canale e la conseguente diminuzione della W 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 6 Tecniche di Layout: MOS RC = 2.5 Ω DRAIN Ogni contatto introduce una resistenza finita che si dispone in serie fra il source (drain) vero e proprio ed il terminale del MOS. Alle diffusioni di source e drain è associata una capacità parassita proporzionale all’area ed al perimetro della diffusione stessa: C C = CJ A + CJSW P (Dove per il perimetro non si conta il lato contiguo al gate) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 7 Tecniche di Layout: PMOS Contatto di body Il PMOS è realizzato all’interno della Well Per contattare la well si utilizza un contatto t tt ohmico (nplus) Metal N Well 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 8 Tecniche di Layout: MOS Per realizzare un MOS molto largo si di disporranno contattii su tutta la l larghezza del dispositivo in modo da minimizzare la resistenza di source (drain) mettendo tutte le resistenze dei singoli contatti in parallelo. Questo Q t ha h come effetto ff tt collaterale ll t l un leggero aumento della capacità parassita associata a source e drain. Nel caso in cui la capacità introdotta sia più critica rispetto alla resistenza si opterà p per la soluzione con un solo p contatto (maggiore resistenza) ma un’area complessiva minore (minore capacità) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 9 Tecniche di Layout: MOS S Per realizzare transistor molto larghi in poco spazio i sii usano strutture a serpentina. i Per ridurre al minimo la resistenza di drain e source è necessario aumentare il numero di contatti. S G D Per chiarezza si sono disegnati in giallo i contatti appartenenti al source ed in bianco q quelli appartenenti al drain anche se ovviamente tutti i contatti sono uguali nel layout. 04 Marzo 2009 G UE - Tecniche di layout D Massimo Barbaro 10 Tecniche di Layout: MOS Anche per un transistor molto lungo si usano strutture a serpentina. serpentina In pratica il transistor si ottiene come serie di N transistor più corti. corti La lunghezza finale sarà NL. NL Per passare da P d un lato della serpentina all’altro si usa il metal1 N L 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 11 Tecniche di Layout: Resistori In tecnologia CMOS esistono vari generi di resistori. Si può realizzare un resistore utilizzando uno speciale layer chiamato HiPo (High resistive polysilicon), p y ), oppure pp utilizzando le normali diffusioni (una diffusione n o p hanno entrambe una resistenza finita). Quando i valori di resistenza devono essere alti (quindi strutture lunghe) si usano forme a serpentina. p Le curve introducono delle incertezze nel valore esatto di resistenza i t e sii possono sostituire tit i connessioni a bassa resistenza (connessioni con metal). R=R0*L Con L lunghezza totale del dispositivo (di larghezza unitaria) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 12 Tecniche di Layout: Resistori Per isolare il resistore dal rumore del substrato si mette sotto una diffusione n+ (la wellll tipicamente) i i ) contattata a massa. La resistenza è proporzionale al numero di quadrati (squares): R = R N La resistività L i ti ità del d l HiPo HiP è molto lt alta lt (R = 1kΩ) La resistività della diffusione pplus è molto bassa (R = 70Ω) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 13 Tecniche di Layout: Capacitori I capacitori, in genere, sono ottenuti da sandwich di poly1 e poly2 (due layer di polisilicio posti a distanza di qualche decina di nanometri con SiO2 nel mezzo). Il valore del capacitore dipende dall’area e anche dal perimetro. p C = CA*A + CP*P Dove A e P sono area e perimetro del capacitore Sezione 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 14 Tecniche di Layout: Diodi Si possono ottenere diodi sfruttando le giunzione np realizzabili Diodo di Well (layout) Diodo di Well (sezione) NW ll NWell Contatto ohmico (n+) n-Si p-Si Il diodo realizzato per mezzo della well è dato dalla giunzione n-p fra well stessa e substrato p (a profondità maggiore) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 15 Tecniche di Layout: Diodi Diodo di diffusione (layout) Diodo di diffusione (sezione) n+ p Si p-Si Il diodo realizzato per mezzo della diffusione è dato dalla giunzione n-p fra diffusione e substrato p (a profondità minore) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 16 Tecniche di Layout: BJT Si possono ottenere BJT sfruttando dispositivi parassiti BJT Laterale C E B Sezione N well p+ n-Si G p+ p+ p-Si Non sono indicati i contatti. Il terminale G è a VDD (quindi il MOS che h glili corrisponde i d è spento). t ) Il BJT ha h come emettitore e collettore le due diffusioni p separate dal poly e come base la nwell (BJT pnp). pnp) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 17 Tecniche di Layout: BJT BJT J Verticale e t ca e Sezione NWell E n-Si B p+ p-Si C Non sono indicati i contatti. Il BJT ha come emettitore la diffusione p p+,, come base la nwell e come collettore il substrato (BJT pnp). Entrambi questi BJT (laterale e verticale) sono di scarsa qualità (basso guadagno di corrente) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 18 Design Rules Nel realizzare il layout di un circuito integrato bisogna rispettare le Design Rules (Regole di Progetto), Progetto) ossia le regole che determinano il modo corretto per il disegno delle varie maschere Alcune di queste regole riguardano: Distanze minime fra rettangoli dello stesso layer Dimensioni minime di rettangoli di determinati layer Distanze minime fra rettangoli di layer diversi Minima sovrapposizione di layer differenti 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 19 Design Rules In teoria le Design Rules andrebbero espresse in funzione di un parametro fisso del processo, ossia λ (pari alla metà della minima lunghezza di gate realizzabile, quindi 0.25um nel caso di un processo 0.5um) Le lambda-rules hanno il pregio di non variare allo scalare l d l processo (tutte del (t tt l le regole l vengono moltiplicate per un fattore costante) In realtà molte fonderie esprimono le Design Rules direttamente in micron perché non è possibile mantenere veramente costanti, allo scalare delle dimensioni minime del processo, le varie regole riguardanti tutti i layer 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 20 Design Rules Maschera disegnata Xm λ Maschera realizzata (errore massimo) 04 Marzo 2009 λ Le Design Rules nascono d ll’ i dall’esigenza di garantire ti che h il dispositivo realizzato funzioni correttamente nonostante gli errori inevitabili nel processo di litografia. Nelle lambda-rules il parametro λ rappresenta il massimo errore commesso nella realizzazione della maschera: X = Xm Xm X ±λ UE - Tecniche di layout Massimo Barbaro 21 Esempio di Design Rules 2λ λ 2λ 2λ 2λ 04 Marzo 2009 λ UE - Tecniche di layout La minima lunghezza di gate è 2λ altrimenti, altrimenti con un errore di λ da entrambi i lati in direzioni opposte il gate scomparirebbe La minima distanza fra contatto e poly è 2λ altrimenti, con un errore di λ in direzioni opposte delle due maschere il source ed il gate sarebbero cortocircuitati Massimo Barbaro 22 Esempio di Design Rules Errori dovuti al mancato rispetto delle design rules: Il gate ed il source sono cortocircuitati perché il contatto tocca il poly Un contatto sparisce perché il disallineamento delle maschere h è superiore i alla ll sua dimensione Drain e source sono cortocircuitati perché il poly è troppo corto 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 23 Esempi di Design Rules Esempi di Design Rules (lambda-rules) Metal1, minima larghezza: Metal1 Metal1, minima distanza: M t l1 minimo Metal1, i i overlap l con contatto: t tt 3λ 3λ 1λ Esempio di Design Rules in un processo commerciale (Tecnologia AMI 0.35um) Metal1, minima larghezza: Metal1, minima distanza: Metal1, minimo overlap con contatto: 04 Marzo 2009 UE - Tecniche di layout 0.5 um 0.6 um 0.15 um Massimo Barbaro 24 Tecniche di Layout Analogico Realizzare il layout di un circuito analogico implica delle specifiche leggermente differenti da quelle richieste per un layout digitale. Nel caso digitale gli obiettivi sono due: Minimizzazione dell’area (massima integrazione) Minimizzazione delle capacità parassite (massima frequenza funzionamento) Questi due obiettivi sono ovviamente perseguiti anche nella realizzazione del layout di un circuito analogico ma se ne aggiunge uno molto importante che è spesso in contraddizione con gli altri due: Massimizzazione della precisione I f tti nell caso digitale, Infatti, di it l la l precisione i i con cuii vengono realizzati li ti i parametri t i dei d i transistor non è fondamentale: il principio stesso di elaborazione digitale sopperisce alle eventuali imperfezioni dei dispositivi (il concetto di soglia logica, la rigenerazione del segnale attraverso le porte logiche). logiche) Viceversa un circuito analogico è fortemente influenzati dai parametri di processo (spessore dell’ossido, tensione di soglia, mobilità dei portatori) e geometrici (W e L dei MOS) e quindi dalle loro fluttuazioni statistiche. statistiche 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 25 Dispositivi: Precisione Un parametro fondamentale per giudicare un dispositivo realizzato è la p precisione. Esistono due misure della precisione: le precisione assoluta e quella relativa. In microelettronica si hanno precisioni assolute molto basse (con errori dell’ordine dell ordine del 30%) mentre si riesce ad avere precisioni relative molto maggiori (errori relativi dell’ordine del 1% o addirittura 0.1%). Per questo motivo si cerca sempre di evitare di far dipendere il funzionamento di un circuito da parametri assoluti (il valore esatto di una resistenza o di una capacità) ma piuttosto da valori relativi (il rapporto fra due resistori o capacitori, il rapporto fra gli aspect ratio di due MOS). Esempio: E i sii vogliono li realizzare li due resistori d i t i di valore l R1 R2 10kΩ. R1=R2=10k Dopo la realizzazione si verifica che i valori effettivi di resistenza sono R1eff=12.47kΩ e R2eff=12.34kΩ. L’errore nel valore assoluto di questi resistori è elevato (E1=24.7%, E2=23.4%) ma l’errore nel loro rapporto è molto minore (R1/R2=1 ma R1eff/ R2eff=1.0105 con errore Er=1%). 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 26 Fluttuazioni Statistiche Le ragioni di questi elevati errori nei parametri dei dispositivi risiedono nelle fluttuazioni statistiche dei parametri di processo (spessore ossido, tensione di soglia, mobilità portatori) e nei parametri geometrici (differenza fra misure nel layout e misure effettive dei dispositivi). C’è un’elevata diversità fra i parametri di due dispositivi realizzati sullo stesso wafer afer di silicio ma in posizioni posi ioni differenti, differenti su s wafer afer differenti ma nello stesso run, o addirittura in run differenti. Quello che è invece possibile controllare è che due dispositivi realizzati nella stessa zona del wafer, simili fra loro e disegnati con opportune tecniche di layout abbiano i parametri di processo uguali fra loro (matching). Esempio: Fluttuazione statistica dello spessore p dell’ossido (che influenza la Vth e la Cox di un MOS) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 27 Fluttuazioni Statistiche Le fluttuazioni statistiche (scorrelate) di un qualsiasi parametro di processo possono dipendere dall’area del dispositivo, dal suo perimetro o da entrambi; a seconda del tipo di fenomeno che porta all all’imprecisione imprecisione. In generale, la varianza di un parametro diminuisce all’aumentare dell’area del dispositivo ed all’aumentare del suo perimetro. Questo perché più il dispositivo è grande più si mediano gli effetti indesiderati. Questo significa che, in analogico, la dimensione minima è indesiderata: lo scaling dei processi ha utilità solo per i circuiti digitali. digitali Raramente in analogico si useranno dispositivi con dimensioni inferiori al micron. IIn generale, l qualsiasi l i i parametro t di un di dispositivo, iti h ha una variazione inversamente proporzionale alla sua dimensione: σ= 04 Marzo 2009 σ 0 A UE - Tecniche di layout Massimo Barbaro 28 Tecniche di Layout: Matching Si è detto che pur essendo difficile riuscire ad avere buone precisione sui valori assoluti dei p parametri dei dispositivi p ((ad esempio p R del resistore, C della capacità, W/L del MOS) è possibile avere buone precisione sui rapporti di tali quantità (R1/R2, C1/C2, (W/L)1/(W/L)2). Questo Q t è vero se sii rispettano i tt una serie i di regole l di layout l t che h sono in parte empiriche (o meglio ragionevoli) e in parte nascono da considerazioni legate al processo CMOS. La più importante regola riguardante il matching dice che due dispositivi che devono essere matched (simili) e stare in un rapporto K devono essere realizzati a partire da uno stesso dispositivo elementare di riferimento (multipli di quell’elemento). Ad esempio, esempio due MOS i cui W/L devono avere un rapporto pari a K saranno realizzati mettendo N MOS elementari in parallelo per il primo e M in parallelo per il secondo in modo che K=N/M 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 29 Matching: Stessa Forma e Dimensione C1 C C1= Creff Per fare in modo di avere sempre dispositivi con la stessa forma e di dimensioni i i userò ò di dispositivi ii i di riferimento e li metterò in serie o in parallelo. Esempio: p due capacitori p in rapporto pp 2:1 vengono realizzati con 3 capacitori identici, due dei quali sono connessi in parallelo. parallelo C2 = 2 Cref 04 Marzo 2009 Due transistor con (W/L)1=2(W/L)2 vengono g realizzati mettendo due transistor identici in parallelo per realizzare M1 oppure due in serie per realizzare M2 UE - Tecniche di layout Massimo Barbaro 30 Matching: Stessa Forma e Dimensione Dispositivi “matched” devono, possibilmente, avere la perimetri influenzano i valori dei p parametri)) stessa forma ((i p e la stessa dimensione (non minima). SI! NO! 04 Marzo 2009 Anche se nel secondo caso i due MOS hanno lo stesso W/L h hanno f forma di diversa e glili errorii sulle maschere avranno influenza diversa nei due dispositivi diminuendo il loro matching. Stesso discorso vale capacitori p e resistori. UE - Tecniche di layout Massimo Barbaro per 31 Matching: Stessa Forma e Dimensione Due MOS con lo stesso W/L ma con diverse W e L infatti sono meno simili di due MOS con stessa W e L per via delle dimensioni efficaci. Infatti: (W/L)eff1 = (W1-∆W) / (L1- ∆L) (W/L)eff2 = (W2-∆W )/ (L2-∆L) ≠ (W/L)eff1 Questo perché ∆W e ∆L sono uguali in entrambi i casi, cambiando però W1, W2, L1 e L2 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 32 Matching: Minima Distanza Per ridurre le fluttuazioni statistiche fra un dispositivo e ll’altro altro, oggetti che devono essere “matched” matched devono essere molto vicini sul die, in modo che localmente i parametri di processo siano gli stessi. NO! SI! 04 Marzo 2009 Ovviamente nel secondo caso sarà più complicato fare il routing (devo distribuire le uscite di ogni MOS anzi che il solo gate). gate) UE - Tecniche di layout Massimo Barbaro 33 Matching: Strutture Common Centroid Common Centroid M tà di D1 Metà M tà di D2 Metà Metà di D2 Metà di D1 04 Marzo 2009 Per massimizzare il matching si cerca il massimo grado di simmetria p possibile. Questo compensa le situazioni in cui un certo parametro ha d i gradienti dei di ti costanti t ti in i una particolare direzione. UE - Tecniche di layout Massimo Barbaro 34 Matching: Strutture Interdigitate Per massimizzare il matching si ricorre a strutture interdigitate in cui i due dispositivi (M1 e M2) da matchare sono realizzati come multipli di uno stesso dispositivo messi in parallelo. I vari pezzi che compongono M1 e M2 vengono però mescolati fra di loro realizzando strutture a pettine (interdigitate) in modo da mediare fra tutti i fenomeni D1 D2 D1 D2 D1 D2 M1 = 3 Mref M2 = 3 Mref S1 S2 S1 S2 S1 S2 Gli S1, gli S2, i D1 e i D2 sono poi connessi fra loro per mezzo di piste di metal (non mostrate in figura) 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 35 Matching: Strutture Interdigitate M1 M1 M2 04 Marzo 2009 M1 M2 M1 M2 M1 M2 UE - Tecniche di layout M1 M2 M2 Massimo Barbaro Due MOS interdigitati ciascuno i con molteplicità 8 36 Matching: Stessa Orientazione Per evitare problemi legati a passi di processo NON isotropici stress del silicio dovuto al packaging si fa in isotropici, modo che la corrente nei MOS che devono essere “matched” scorra nello stesso verso. NO! SI! 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 37 Matching: Stesso Surrounding Due dispositivi “matched” devono avere la stessa quindi usato di dispositivi p situazione al contorno. Si fa q “dummy” (fantoccio) che ricreano lo stesso contorno di un per i dispositivi periferici. I dispositivi dummy non si dovrebbero dummy D1 D2 D3 D4 dummy lasciare scollegati (floating) ma connettere ad una tensione di riferimento (tipicamente la d dummy S1 S2 S3 S4 d dummy massa). 04 Marzo 2009 UE - Tecniche di layout Massimo Barbaro 38 Matching: Stessa Temperatura La temperatura influenza fortemente i parametri di un dispositivo. Se nel chip ci sono fonti di calore (circuiti che dissipano molta potenza e quindi scaldano) due dispositivi che devono essere simili (matched) devono essere alla stessa distanza. Linee i t isoterme Dispositivi matched 04 Marzo 2009 Sorgente di calore UE - Tecniche di layout Massimo Barbaro 39
