Capitolo 1 Le camere CCD e loro applicazioni

Indice
Introduzione
iv
1 Le camere CCD e loro applicazioni
1
1.1
Camere CCD compatte per applicazioni scientiﬁche . . . . . .
4
1.2
La missione spaziale HERSCHEL/SCORE . . . . . . . . . . .
7
1.3
Le camere CCD e il coronografo UVCI di SCORE . . . . . . . 10
1.4
Predizione del conteggio dei fotoni sui rivelatori CCD . . . . . 12
1.5
I sensori selezionati per le camere CCD di UVCI
1.6
Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
. . . . . . . 14
2 La camera CCD per il canale visibile di UVCI
19
2.1
Architettura della camera e suo funzionamento . . . . . . . . . 20
2.2
Le alimentazioni e il generatore delle tensioni di bias . . . . . 25
2.3
L’alimentazione per la cella Peltier . . . . . . . . . . . . . . . 26
2.4
L’interfaccia spacewire . . . . . . . . . . . . . . . . . . . . . . 28
2.5
Il sequencer e il clock driver . . . . . . . . . . . . . . . . . . . 33
2.6
Il preampliﬁcatore e l’elettronica di prossimità del sensore
2.7
La scheda di campionamento e di conversione A/D . . . . . . 45
2.8
La scheda di controllo del polarimetro . . . . . . . . . . . . . . 50
2.9
Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
3 Il circuito analogico di trattamento del segnale video
i
. . 39
52
3.1
Scelte progettuali . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.2
L’interfaccia software per le misure sulla scheda di campionamento e conversione A/D . . . . . . . . . . . . . . . . . . . . . 63
3.3
Misure sulla scheda di campionamento e conversione A/D . . . 68
3.4
Test e misure a livello di sistema . . . . . . . . . . . . . . . . . 77
3.5
Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
4 Verso l’integrazione della scheda di campionamento
e conversione A/D
4.1
86
Vantaggi di un circuito integrato CMOS di interfaccia per
sensori CCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
4.2
Analisi della complessità nel processo di integrazione del CDS
93
4.3
Analisi della complessità nel processo di integrazione dell’ADC 99
4.4
Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
5 Scelta dell’architettura del convertitore A/D e simulazioni 102
5.1
Un uso eﬃciente dei comparatori-latches . . . . . . . . . . . . 104
5.2
La tecnica di folding . . . . . . . . . . . . . . . . . . . . . . . 106
5.3
L’interpolazione . . . . . . . . . . . . . . . . . . . . . . . . . . 108
5.4
L’uso combinato delle tecniche di folding e interpolazione . . . 109
5.5
Note di progetto di un circuito integrato a segnale misto . . . 111
5.6
Descrizione dell’architettura e principio di funzionamento . . . 115
5.7
L’algoritmo per minimizzare l’errore di sincronismo e la sua
inﬂuenza sulla sezione digitale . . . . . . . . . . . . . . . . . . 118
5.8
La sezione analogica. Stadio di ingresso . . . . . . . . . . . . . 123
5.9
La sezione analogica. I blocchi di folding . . . . . . . . . . . . 125
5.10 La sezione analogica. Il circuito di interpolazione resistiva . . . 127
5.11 I comparatori-latches . . . . . . . . . . . . . . . . . . . . . . . 130
5.12 La sezione digitale. L’encoder e il blocco elementare EXOR . . 133
5.13 La sezione digitale. Il blocco elementare AND . . . . . . . . . 134
ii
5.14 Risultati delle simulazioni . . . . . . . . . . . . . . . . . . . . 135
5.15 Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Conclusioni
139
Ringraziamenti
144
Bibliograﬁa
145
iii
Introduzione
I dispositivi ad accoppiamento di carica (Charge Coupled Devices, CCDs)
sono stati ideati nei primi anni ’70 come dispositivi di memoria e successivamente proposti, con ottimi risultati, nel settore dell’image-vision.
Le evoluzioni tecnologiche susseguitesi negli anni, infatti, hanno portato
al rapido sviluppo di sensori di immagine a buona risoluzione e a costi sempre
inferiori, alimentando la crescita dell’industria dell’imaging digitale.
Anche se alcuni limiti tipici dei sensori CCD sono rimasti quasi immutati
negli anni rispetto all’incremento di caratteristiche quali la risoluzione spaziale e il formato, essi hanno avuto un impiego sempre crescente nei sistemi
di rivelazione per applicazioni scientiﬁche. Fra queste spiccano i settori dell’astronomia e dell’astroﬁsica, per i quali la ripresa delle immagini digitali da
terra o dallo spazio e la successiva estrapolazione delle informazioni in esse
contenute hanno fornito e continuano tuttora a fornire le basi per l’interpretazione teorica di alcuni processi ﬁsici su un’ampia porzione dello spettro
elettromagnetico.
In relazione alle caratteristiche del fenomeno ﬁsico da investigare possono
rendersi necessari diversi requisiti, fra i quali l’alta risoluzione spaziale e
temporale che si traducono in una richiesta sempre crescente di maggiori
velocità di lettura del sensore. Purtroppo, però, l’alta velocità di lettura non
è compatibile con il requisito di basso rumore e per questo è importante non
solo sviluppare sensori con un livello di rumore intrinseco sempre minore, ma
anche sviluppare elettroniche di lettura con il minor contributo possibile di
rumore sull’immagine ﬁnale.
iv
La presente tesi di dottorato si sviluppa in tale direzione, ove, contestualmente allo sviluppo di una camera CCD per applicazioni spaziali legata
ad una speciﬁca missione, si è posto particolare riguardo alla progettazione
di una scheda per il trattamento e la conversione A/D del segnale video in
modo da contenere il rumore e soddisfare i requisiti imposti dalla medesima
missione. Si è cercato inoltre di comprendere quali possano essere i margini
di miglioramento nel contenimento del rumore nel processo di campionamento e conversione, nell’intento di integrare gradualmente questa sezione della
camera nel rispetto dei requisiti discussi sopra.
Le caratteristiche derivanti dal processo di integrazione, quali la riduzione
dell’ingombro e della massa, il contenimento del rumore e il basso consumo,
infatti, sono molto ambite nel campo delle applicazioni spaziali, ma anche
in alcune applicazioni ground-based dedicate. Tuttavia, pensando ad ampie
possibilità di applicazioni di laboratorio, nella fase stessa di progettazione
ed integrazione di una camera CCD, la caratteristica più frequentemente
ricercata è la sua versatilità.
Nella prima fase del lavoro di tesi quindi è stato sviluppato e perfezionato
un prototipo di laboratorio di camera CCD versatile, adatto a comprendere
le problematiche connesse alla realizzazione del successivo modello di volo di
cui, per ovvi motivi di spazio, mi occuperò marginalmente in questa tesi di
dottorato. Tale prototipo [1] è stato concepito per la fase di prove e misure a
terra. In particolare esso ha permesso di testare la camera con diversi sensori
CCD e di selezionare il sensore maggiormente idoneo in relazione ai principali requisiti dettati dagli obbiettivi scientiﬁci della missione, raggiungibili
tramite un’elevata eﬃcienza quantica del sensore, un basso rumore di lettura,
un ampio intervallo dinamico e una buona linearità ed uniformità.
Queste sono state le linee guida essenziali nello sviluppo del modello di
volo per la missione in questione, rivolta allo studio della corona solare alle
lunghezze d’onda del visibile e dell’estremo ultravioletto (EUV 1 ).
1
La banda spettrale UV comprende lunghezza d’onda che vanno dai 10 nm ai 400 nm
e si suddivide in estremo UV (EUV, da 10 nm a 100 nm), lontano UV (FUV, da 100 nm
v
Nella moderna astronomia, infatti, l’osservazione del Sole è uno dei campi di maggiore interesse dato che, per la sua vicinanza, esso rappresenta uno
straordinario laboratorio per lo studio della ﬁsica stellare e della sua inﬂuenza
nello spazio circostante, come nelle relazioni di interazione fra Sole e Terra.
Fin dai primi anni ’50 dello scorso secolo sono state pianiﬁcate diverse missioni per lo studio dei campi magnetici solari, dell’eliosfera e della corona,
ma ancora oggi i dati accumulati non sono suﬃcienti a fornire un quadro
completo dei fenomeni osservati e a confermare uno o più modelli teorici fra
i molti presentati. Fra questi si possono annoverare i modelli sull’origine e lo
sviluppo del vento solare e il ruolo dell’elio nei processi ﬁsici coronali.
E’ quindi naturale che le principali agenzie spaziali, quali l’Agenzia Spaziale Europea (ESA), la statunitense NASA e la giapponese JAXA, stiano
pianiﬁcando nuove missioni per collocare in orbita satelliti artiﬁciali e sonde
con carichi scientiﬁci all’avanguardia, in modo da approfondire gli studi ed
ampliare i dati a disposizione per una maggiore comprensione dei fenomeni
ancora irrisolti. Fra tali missioni l’ESA ha pianiﬁcato il Solar Orbiter, una
missione che includerà nel proprio carico scientiﬁco di bordo diversi strumenti per le misure da remoto (remote sensing) e in-situ, visto che verrà posta
su un’orbita ad una distanza dalla nostra stella di 0.21 U.A.2
In particolare, uno degli strumenti proposti è il coronografo UVCI (Ultraviolet and Visibile-light Coronal Imager), un coronografo nell’ultravioletto e
nel visibile caratterizzato da un innovativo disegno ottico e da due camere
CCD dedicate. Il carattere innovativo di UVCI, sia dal punto di vista ottico
che elettronico, richiede uno studio preliminare di fattibilità.
A tale scopo la comunità italiana di ﬁsica solare ha stabilito una cooperazione con il Naval Research Laboratory di Washington (USA) con l’intento di
includere un prototipo del coronografo UVCI su un razzo-sonda da lanciare
a ﬁne 2006. L’esperimento, denominato HERSCHEL/SCORE (HElium Rea 300 nm) e vicino UV (da 300 nm a 400 nm).
2
l’Unità Astronomica (U.A.) rappresenta la distanza media Terra-Sole, approssimativamente 150 milioni di Km.
vi
sonant Scattering in the Corona and HELiosphere - Sounding Coronagraph
Experiment) consisterà in un prototipo di UVCI, predisposto per lavorare
alla distanza di 1 U.A. Il gruppo sperimentale del laboratorio XUVLab del
Dipartimento di Astronomia e Scienza dello Spazio dell’Università di Firenze
collabora a questa missione, partecipando allo sviluppo del sistema ottico e
delle camere CCD per il canale visibile ed EUV.
Le camere CCD in questione non richiedono una qualiﬁcazione completamente spaziale; tuttavia dovranno essere capaci di resistere agli stress legati
al lancio e soprattutto possedere un elevato grado di aﬃdabilità in relazione
al breve tempo a disposizione per l’esperimento (approssimativamente 300 s,
il tempo in cui il razzo sarà fuori dall’atmosfera).
Questa tesi di Dottorato è stata sviluppata presso il laboratorio XUVLab
per quanto riguarda la parte relativa allo sviluppo dell’elettronica delle camere CCD per la missione HERSCHEL/SCORE e presso il laboratorio MICLab
del Dipartimento di Elettronica e Telecomunicazioni per quel che concerne la
dissertazione relativa all’ipotesi di integrazione della sezione di trattamento
e conversione A/D del segnale. Le camere sviluppate per SCORE sono selezionate quindi come rivelatori per il canale visibile ed EUV del coronografo
UVCI ma rappresentano allo stesso tempo un punto di partenza per ulteriori
sviluppi ed impieghi in altre missioni spaziali o in applicazioni a terra, quali
ad esempio le ottiche adattive, ove i requisiti di compattezza, bassi consumi
e elevate velocità di conversione risultano indispensabili.
Il primo capitolo di questa tesi è introduttivo ed illustra brevemente i
campi di applicazione di una camera CCD scientiﬁca, gli obbiettivi della
missione in questione e le caratteristiche delle due camere necessarie al loro
raggiungimento.
Il secondo capitolo è dedicato alla descrizione dell’architettura della camera per il canale visibile nei dettagli, con particolare riguardo nei confronti
della scheda di doppio campionamento correlato (CDS3 ) e di conversione
A/D del segnale. L’architettura della camera per l’EUV è molto simile alla
3
Acronimo inglese di Correlated Double Sampling.
vii
camera per il canale visibile e si distingue da questa solamente per il sensore,
l’assenza della scheda per l’alimentazione del sistema di raﬀreddamento e per
gli schematici implementati nella logica del sequencer.
Il terzo descrive lo schema dell’elettronica di campionamento e conversione, le scelte progettuali per la sua implementazione e alcune misure e prove,
focalizzate a mettere in evidenza le caratteristiche ed i principali limiti rimovibili attraverso una possibile integrazione. In questo capitolo si evidenzia
inoltre una procedura consolidata per la determinazione del rumore nei vari
stadi della scheda CDS/ADC e più in generale a livello di sistema, messa a
punto per il prototipo di laboratorio.
Nel quarto capitolo si prende in esame l’eventualità di integrare questa scheda, valutando la complessità della catena di trattamento del segnale
analogico in relazione allo stadio di conversione A/D. Vengono inoltre esaminate diverse possibilità per eseguire l’operazione di doppio campionamento
correlato, in relazione a diverse conﬁgurazioni circuitali.
Inﬁne, nel quinto ed ultimo capitolo, vista la maggior complessità di integrazione dello stadio di conversione A/D e data la presenza sullo stesso chip
di una sezione analogica ed una digitale e di un maggior numero di componenti elementari, viene proposta un’architettura ﬂessibile e scalabile per il
convertitore. Questa costituisce un primo passo verso l’integrazione dell’intera scheda, simulando il funzionamento a livello di transistore del convertitore
analogico-digitale.
L’originalità di quest’ultima parte di tesi consiste nel riprodurre l’architettura, nata e sviluppata in tecnologia bipolare a transistor ibridi (HBT),
in tecnologia CMOS, intrinsecamente molto meno dispendiosa dal punto di
vista energetico. Infatti, architetture simili in tecnologia bipolare ibrida con
risoluzione e frequenze di campionamento confrontabili a quella proposta,
hanno consumi dell’ordine di qualche watt, inaccettabili per le applicazioni
a cui il presente lavoro è ﬁnalizzato.
viii
Capitolo 1
Le camere CCD e loro
applicazioni
Storicamente, le camere CCD (nell’accezione più ampia del termine, con
il quale si indica generalmente il sensore e l’apparato elettronico di acquisizione delle immagini) hanno seguito un’evoluzione legata strettamente al
progresso tecnologico, inerente alla costruzione del sensore e dell’elettronica
di controllo e di trattamento del segnale.
Oggi l’imaging digitale scientiﬁco ha una diﬀusione molto ampia grazie
ai notevoli vantaggi che esso apporta in campo medico, scientiﬁco, militare ed industriale. Infatti le immagini digitali provenienti dai sensori CCD
rappresentano i custodi di una grande quantità di informazioni su un’ampia
porzione dello spettro elettromagnetico grazie ad una incomparabile dinamica del segnale. Per questi vantaggi le camere CCD hanno soppiantato quasi
tutti i sistemi di imaging di tipo analogico.
L’architettura di una camera risulta profondamente inﬂuenzata dalle diverse esigenze di funzionamento dovute ai molteplici campi di applicazione
dei sensori CCD. È tuttavia possibile rappresentare la struttura generale di
una camera CCD in alcuni blocchi funzionali comuni a tutte le applicazioni
(Figura 1.1). Il sensore e l’elettronica di prossimità costituiscono quella che
viene indicata come la testa della camera. Le schede necessarie alla generazione dei segnali di controllo del CCD, all’acquisizione e alla digitalizzazione
1
delle immagini, costituiscono il controllore.
Nelle camere scientiﬁche per la rivelazione di bassi ﬂussi di fotoni, è quasi sempre presente un sistema di raﬀreddamento per diminuire il rumore
elettronico. Esso può essere di tipo termoelettrico o a ﬂuido refrigerante.
Figura 1.1: Schema a blocchi dell’architettura di una camera CCD.
Con l’acquisizione di un’immagine digitale, tramite un’apposita scheda
generalmente montata su un PC, si immagazzinano le informazioni in essa contenute su una memoria di massa e, utilizzando un’interfaccia software, si rendono disponibili per la successiva elaborazione ed estrazione delle
informazioni.
Per come sono concepiti, i sensori CCD, necessitano per il loro funzionamento di alcuni segnali di temporizzazione e polarizzazione. Questi segnali vengono generati da un generatore di fasi la cui architettura ha subito
nel corso degli anni notevoli sviluppi. Si può quindi delineare l’evoluzione
tecnologica delle camere CCD in alcune tappe fondamentali.
Le prime camere CCD sono state realizzate con circuiti basati su componenti discreti con il difetto di essere molto ingombranti, poco aﬃdabili e non
2
molto adatti alla rapida individuazione e riparazione di eventuali guasti [2].
Spesso le prestazioni risultavano limitate a causa del rumore generato nella
sezione analogica dei circuiti, di diﬃcile individuazione e soppressione.
Con l’avvento dei primi circuiti integrati sono stati utilizzati dispositivi
quali le memorie EPROM 1 , che hanno oﬀerto la possibilità di essere riprogrammate. Tale operazione però, richiedendo l’esposizione a radiazione UV,
è molto laboriosa, e implica l’intervento diretto sul circuito stampato. Non
sono quindi impiegabili in ambienti (quale lo spazio) a forte irraggiamento
UV, se non appositamente schermate. Inoltre le EPROM oﬀrono un numero
di risorse molto limitato, estendibili solo utilizzando molti componenti.
In seguito alla diﬀusione dei dispositivi DSP (Digital Signal Processor ),
sono state realizzate camere CCD basate su questi componenti, caratterizzati
da alte frequenze di lavoro e da un buon livello di programmabilità. Tuttavia,
le diverse priorità assegnate ai complessi cicli software eseguiti dai DSP,
ne rendono inaﬃdabili le temporizzazioni ad alte frequenze (dell’ordine di
qualche M Hz).
La larga diﬀusione delle logiche programmabili ha rivoluzionato il modo
di concepire la progettazione elettronica delle camere CCD: questi dispositivi digitali sono caratterizzati da alte frequenze di operazione (dell’ordine
di centinaia di M Hz), da ridotte probabilità di guasto, da un elevato livello
di integrazione (all’interno di un dispositivo di qualche centimetro quadrato
sono contenuti milioni di porte logiche), da una totale programmabilità, effettuabile direttamente sul circuito stampato, senza dover modiﬁcare in alcun
modo l’elettronica.
Oggigiorno sono disponibili anche soluzioni basate su dispositivi integrati
dedicati, nati dall’esigenza di ottenere un elevatissimo livello di integrazione, ottime prestazioni e frequenze di lavoro particolarmente elevate. Questi
sono chip progettati appositamente per applicazioni speciﬁche, in grado di
integrare sia circuiti digitali che analogici.
Ai componenti descritti si aﬃancano frequentemente dei microcontrollori,
1
Erasable PROgrammable Memory.
3
dispositivi forniti di numerose periferiche integrate, adatti a svolgere funzioni
addizionali. Il grande vantaggio di tali dispositivi è la riprogrammabilità su
circuito stampato, che permette una veloce modiﬁca delle loro funzionalità,
un semplice debug del sistema e una rapida sostituzione in caso di guasto.
Questa ampia disponibilità nella scelta dei componenti ha portato sostanzialmente il settore dell’imaging scientiﬁco verso soluzioni profondamente
diﬀerenti, legate soprattutto alle particolari applicazioni a cui sono rivolte.
Infatti, nel campo delle applicazioni di laboratorio, si riscontrano caratteristiche dipendenti dall’ampia gamma dei fenomeni che dovranno essere analizzati, per cui spesso le scelte ricadono su camere modulari e molto versatili
a discapito di qualità come la compattezza.
La situazione si inverte invece nel campo delle applicazioni dedicate, ove
sono maggiormente richieste caratteristiche quali leggerezza, ingombro ridotto e basso consumo di potenza. Queste sono le camere a cui faremo
riferimento nel prossimo paragrafo e nel resto di questo lavoro.
1.1
Camere CCD compatte per applicazioni
scientiﬁche
Quando si parla di camere CCD compatte ci si riferisce generalmente a sistemi
miniaturizzati basati su sensori CCD per la ripresa di immagini digitali.
Nonostante l’elevato grado di integrazione di questi sistemi, talvolta indicati anche come systems-on-a-chip, essi non presentano sempre quelle caratteristiche che li rendono annoverabili nella classe dei rivelatori scientiﬁci. Fra
queste possiamo elencare l’elevato intervallo dinamico (> 12bits), il basso
rumore, elevate risoluzioni spaziali e temporali, linearità ed uniformità del
sensore [3].
Tali caratteristiche, responsabili della qualiﬁcazione di una camera come scientiﬁca, possono essere raggiunte grazie all’integrazione (con processi
4
CMOS standard) della maggior parte dei circuiti analogici e digitali che sono
alla base del loro funzionamento.
Infatti gli sviluppi tecnologici consentono di progettare e realizzare un
circuito integrato che soddisﬁ tutti i requisiti per la generazione dei segnali
di timing e di controllo, per il trattamento del segnale negli stadi analogici e
digitali e per interfacciarsi verso il mondo esterno.
A questo livello di complessità, al ﬁne di raggiungere le migliori prestazioni, risulta fondamentale controllare e minimizzare la potenza consumata e l’accoppiamento del rumore digitale con i segnali generati negli stadi
analogici.
Fra le applicazioni a terra che beneﬁceranno nel prossimo futuro di un
approccio integrato nella realizzazione di una camera CCD, ve ne sono alcune
che impiegano sistemi per l’imaging ad ottiche adattive. Esse vengono impiegate in campi quali l’astronomia, la ﬁsica biomedica e la medicina, in quanto
permettono di raggiungere con una particolare tecnica risoluzioni spaziali
molto spinte.
Nelle ottiche adattive un sensore di fronte d’onda [4] misura in tempo
reale la deformazione dell’onda luminosa proveniente dalla sorgente in un
punto qualsiasi del piano focale di un sistema ottico. Un ricostruttore di
fronte d’onda [5], ovvero uno speciale computer che calcola le deformazioni da
applicare alle ottiche per compensare le aberrazioni introdotte dal mezzo in
cui si propaga la radiazione, origina in tempo reale i segnali che azionano dei
pistoni meccanici in corrispondenza di determinati punti sensibili dell’ottica
deformabile2 in modo da ottimizzare la ricostruzione dell’immagine.
Infatti le osservazioni di fenomeni astronomici da terra sono pesantemente limitate dagli eﬀetti perturbativi introdotti dall’atmosfera. Nel caso di
tutti quei fenomeni per i quali l’atmosfera terrestre si mantiene trasparente
alle lunghezze d’onda d’osservazione, le missioni spaziali possono essere soppiantate dalle osservazioni a terra, mettendo a punto tecnologie in grado di
2
Ad esempio, nei telescopi, lo specchio deformabile è costituito da una sottile lamina
di vetro dotata di attuatori elettromagnetici.
5
ridurre le aberrazioni introdotte dall’atmosfera, con grande contenimento dei
costi. Queste aberrazioni hanno frequenze temporali che vanno dal decimo
al millesimo di secondo, per cui il loro monitoraggio deve poter contare su
sistemi di imaging veloci, basati su elevate frequenze di funzionamento e con
rumore contenuto. Da qui l’importanza dello sviluppo di sistemi integrati
per la ripresa delle immagini.
Il grado di integrazione di una camera compatta può essere molto spinto,
inglobando lo stesso sensore e i microcontrollori necessari alla ricostruzione del fronte d’onda, alla gestione della meccanica e in grado di ﬁltrare in
tempo reale le frequenze spaziali relative all’immagine. Lo stesso piano focale potrebbe quindi svilupparsi come una speciale retina di sensori integrati,
autoconsistente con il sistema ottico.
Lo sviluppo di sensori a largo formato, o l’impiego di mosaici di sensori
per applicazioni a terra o nello spazio, è accompagnato dalla necessità di
realizzare sistemi di controllo capaci di gestire eﬃcientemente più canali di
lettura.
Questo signiﬁca aﬀrontare problematiche signiﬁcative dal punto di vista
del controllo dei consumi, della dissipazione del calore e dei costi di sviluppo.
Queste problematiche possono essere aﬀrontate e risolte grazie allo sviluppo
di circuiti integrati per applicazioni speciﬁche in grado di gestire la generazione dei segnali di timing e l’elaborazione dei segnali analogici e digitali su
un unico chip.
Nel campo delle applicazioni spaziali sono disponibili processi CMOS tolleranti ad ambienti ad alto irraggiamento, oﬀrendo allo stesso tempo signiﬁcativi miglioramenti nella riduzione della massa, del consumo e della dissipazione del calore. I dispositivi integrati prodotti in questa tecnologia oﬀrono oltretutto aﬃdabilità superiori e immunità dal malfunzionamento di singoli componenti, visto che sono facilmente implementabili in conﬁgurazioni
ridondanti a costi molto contenuti.
Talvolta si parla di camere CCD scientiﬁche compatte riferendosi a sistemi
scientiﬁci per la ripresa di immagini digitali che passano da uno scarso livello
6
di integrazione ad uno intermedio o alto, determinato dal contesto in cui si
vuole impiegare la medesima camera.
Questo è il caso che prenderemo in considerazione nei paragraﬁ successivi ed è legato allo sviluppo di una camera CCD compatta con prestazioni
scientiﬁche, rivolta allo studio della corona solare in una particolare missione
spaziale. Essa rappresenta il modello di volo per una missione sub-orbitale su
razzo, propedeutica ad una missione spaziale su sonda interplanetaria. Per
questo motivo può essere considerata anche come un passo intermedio rivolto
allo sviluppo di un sistema per l’imaging scientiﬁco completamente integrato. Infatti negli ultimi due capitoli del presente lavoro verranno esaminate le
problematiche inerenti alcune soluzioni per l’integrazione dell’intero sistema
per la ripresa di immagini digitali.
1.2
La missione spaziale HERSCHEL/SCORE
Il Sole, grazie alla sua vicinanza alla Terra, rappresenta un laboratorio
unico per lo studio della ﬁsica del plasma 3 stellare, cosicché dalla comprensione delle sue caratteristiche è possibile estendere i risultati ottenuti e proporre
modelli di altre stelle. Nonostante ciò, lo studio del Sole da terra è limitato
dall’assorbimento atmosferico, dallo scattering di una buona parte della radiazione elettromagnetica, dalla turbolenza che limita la risoluzione spaziale
e dalla stessa rotazione terrestre che limita il tempo utile alle osservazioni. Ad esempio, la radiazione alle lunghezze d’onda della luce visibile viene
dispersa dalle particelle atmosferiche che impediscono quindi l’osservazione
della debole corona solare.
Le prime osservazioni da terra della corona in assenza di eclisse totale
risalgono al 1930, quando Lyot a seguito della costruzione del primo coronografo riuscı̀ ad osservare il debole plasma coronale. Infatti, il coronografo,
nascondendo il disco solare e neutralizzando la luce diﬀratta e dispersa della
3
Un plasma è costituito da un gas elettricamente neutro parzialmente o totalmente
ionizzato.
7
fotosfera solare all’interno del telescopio, permette le osservazioni della corona anche senza l’ausilio delle eclissi totali. Oggi, grazie allo sviluppo della
tecnologia aerospaziale, si è riusciti ad andare oltre questi limiti attraverso
l’impiego di sonde e satelliti artiﬁciali in grado di eﬀettuare osservazioni continue dei fenomeni solari, oltrepassando il problema della diﬀusione atmosferica ed estendendo le osservazioni anche in altre bande dello spettro, quali la
banda X ed UV, precluse all’osservazione da terra a causa dell’assorbimento
dei relativi fotoni.
I dati ottenuti attraverso le missioni spaziali sono stati di fondamentale
importanza, ma non hanno ancora spiegato l’origine dei processi ﬁsici alla
base dei fenomeni solari, come il riscaldamento della corona e l’accelerazione
delle componenti del vento solare; questa è la ragione per cui occorrono nuove
missioni per fornire ulteriori dati necessari alla comprensione di tali fenomeni.
Alcune missioni recenti, come SOHO [6] e Ulysses hanno permesso un
continuo monitoraggio della corona con esperimenti di remote-sensing e misure in-situ. Tuttavia l’interpretazione dei fenomeni ﬁsici solari richiede nuove misure con migliori risoluzioni spaziali, spettrali e temporali e la possibilità
di eﬀettuare misure locali, a distanze ridotte e latitudini eliocentriche elevate.
Nell’intento di raggiungere questi requisiti, l’Agenzia Spaziale Europea
(ESA) ha pianiﬁcato la missione spaziale Solar Orbiter [7], una missione che
includerà nel proprio carico utile diversi strumenti per il telerilevamento e
le misure locali, da eﬀettuarsi in prossimità del Sole (0.21 U.A.) e ad una
inclinazione sull’eclittica4 ﬁno a 35◦ .
La comunità internazionale di ﬁsica solare contribuirà alla deﬁnizione della missione, al progetto e alla realizzazione del Solar Orbiter. Uno dei parametri che giocano un ruolo cruciale nei processi ﬁsici coronali è rappresentato
dal rapporto fra le abbondanze dell’elio neutro ed ionizzato [8]. Infatti l’elio
è di fondamentale importanza nel bilancio energetico del vento solare e nella comprensione dei meccanismi di riscaldamento della corona. Purtroppo
4
L’eclittica è un cerchio massimo sulla sfera celeste che corrisponde al percorso
apparente del Sole fra le stelle durante l’anno.
8
a tutt’oggi esiste una lacuna nelle osservazioni dell’elio nella corona estesa
(d > 1.2R ) e il suo studio si basa di fatto soltanto su modelli teorici.
Allo scopo di fornire le prime immagini della corona nell’elio ionizzato
una volta (HeII) a 30.4 nm, la comunità italiana di ﬁsica solare ha proposto
l’esperimento UVCI (Ultraviolet and Visibile-light Coronal Imager ) [9, 10],
un coronografo nell’UV e nel visibile, caratterizzato da un disegno ottico
innovativo e due camere CCD all’avanguardia.
UVCI sarà parte integrante del carico scientiﬁco del Solar Orbiter, attualmente in fase di deﬁnizione, il cui lancio è previsto per l’inizio della
prossima decade. Durante lo studio di deﬁnizione, nell’intento di validare
il coronografo UVCI, è stato proposto di costruire e lanciare con una missione sub-orbitale su razzo [11] un prototipo di coronografo, progettato per
la distanza di 1 U.A. Tale esperimento, denominato HERSCHEL5 /SCORE
(HElium Resonant Scattering in the Corona and HELiosphere - Sounding
Coronagraph Experiment), è il frutto di una collaborazione fra le Università
italiane di Firenze, Padova, Pavia, l’Osservatorio Astronomico di Torino e
lo statunitense Naval Research Laboratory e verrà descritto brevemente nel
prossimo paragrafo allo scopo di introdurre l’argomento oggetto della prima
parte di questo lavoro di tesi: le camere CCD per i canali visibile ed EUV
di UVCI.
Il razzo-sonda selezionato per l’esperimento è del tipo Terrier-Black Brant
ed è caratterizzato da un diametro libero interno di 396 mm ed una lunghezza
per il carico utile di 3207 mm.
5
Acronimo derivato da John F.W. Herschel (1792-1871) ﬁglio del più noto astronomo
Sir William.
9
1.3
Le camere CCD e il coronografo UVCI
di SCORE
UVCI (Ultraviolet and Visibile-light Coronal Imager ) è un coronografo a riﬂessione progettato per acquisire immagini della corona solare da 1.4R a
4R nella riga Lyα dell’idrogeno neutro (HI) a 121.6 nm, nella riga Lyα
dell’elio ionizzato una volta (HeII) a 30.4 nm e nella regione spettrale
corrispondente alla luce visibile.
In questo paragrafo verranno fornite indicazioni utili alla comprensione
dell’assemblaggio del coronografo in relazione al posizionamento delle camere
CCD sui canali visibile ed EUV e al loro funzionamento. Naturalmente la
struttura delle camere CCD è pesantemente condizionata dai risultati scientiﬁci che ne vogliamo trarre, per cui è indispensabile una descrizione, seppur
sommaria, del loro collocamento a bordo di UVCI.
UVCI è caratterizzato da un disegno ottico innovativo, ottimizzato per
minimizzare la luce parassita (stray-light) all’interno del telescopio coronografo. Esso consiste di due coronograﬁ sovrapposti con identico disegno ottico: il coronografo A per la ripresa di immagini della corona nell’idrogeno
neutro a 121.6 nm ed in radiazione visibile; il coronografo B per la ripresa
di immagini nell’elio ionizzato una volta a 30.4 nm ed in radiazione visibile.
I due percorsi ottici nel visibile sono caratterizzati da diversi rivestimenti
degli specchi, in modo da selezionare quello più eﬃciente per il Solar Orbiter. Il disegno ottico di UVCI (Figura 1.2) consiste di due sezioni, una per
la reiezione della radiazione proveniente dal disco solare e della radiazione
parassita, l’altra per la formazione dell’immagine della corona sul rivelatore,
assimilabile ad un telescopio a specchi.
La radiazione proveniente dalla corona nelle righe precedentemente enunciate e nella banda visibile giunge sui rivelatori attraverso un sistema di ﬁltri
interferenziali e specchi opportunamente rivestiti, alloggiati all’interno delle
camere. Il coronografo B è equipaggiato con un polarimetro al ﬁne di misurare, nell’intervallo spettrale della luce visibile, la luminosità della corona
10
Figura 1.2: Rappresentazione tridimensionale del carico scientiﬁco a bordo
di HERSCHEL con i due coronograﬁ sovrapposti e le camere CCD.
Figura 1.3: Pianta del banco ottico di UVCI con il polarimetro e le due
camere CCD.
11
nelle sue componenti polarizzate (Figura 1.3).
Il gruppo polarimetrico fa uso di un ritardatore variabile innovativo, implementato in tecnologia a cristalli liquidi (LCD - Liquid Crystal Display). I
cristalli liquidi sono caratterizzati dalla capacità di produrre diﬀerenti stati
di polarizzazione della luce visibile in relazione alla tensione applicata ai loro
capi. Tuttavia il ritardo introdotto da un singolo strato di cristalli liquidi è
fortemente dipendente dalla lunghezza d’onda della radiazione che lo attraversa. Per superare questo problema il polarimetro di UVCI farà uso di un
ritardatore a cristalli liquidi acromatico nell’intervallo spettrale da 450 nm a
600 nm.
La modulazione elettro-ottica in bassa tensione del ritardatore a cristalli
liquidi è accurata, riproducibile ed allo stesso tempo veloce (ﬁno a 100 Hz).
Questo è un vantaggio non indiﬀerente rispetto ai metodi polarimetrici classici che fanno uso di sistemi a modulazione meccanica tramite la rotazione di
elementi polarizzatori e tensioni elevate (dell’ordine dei kilovolts). L’impiego degli LCVRs (Liquid Crystal Variable Retarders) allo stesso tempo evita
ritardi grossolani legati al movimento di parti meccaniche e riduce la massa,
l’ingombro e il consumo di potenza dell’intero sistema. Queste caratteristiche
sono essenziali per il loro impiego in strumentazione a bordo di una missione
spaziale. L’unico inconveniente degli LCVRs è legato al fatto che il ritardo
introdotto dai cristalli liquidi dipende da fattori esterni come la temperatura;
tuttavia il tempo utile di UVCI per le osservazioni sarà abbastanza limitato
(circa 300 s) e quindi la temperatura non varierà in maniera apprezzabile.
1.4
Predizione del conteggio dei fotoni sui rivelatori CCD
Al ﬁne di progettare un sistema di rivelazione della radiazione è essenziale
conoscere il ﬂusso di fotoni a cui sarà soggetto il sensore. Questo parametro
detterà le principali caratteristiche dell’intera architettura del sistema, in
12
relazione alle misure scientiﬁche che da esso si vogliono estrapolare.
Dalla misura o dalla stima teorica del ﬂusso si seleziona il sensore da impiegare in base a caratteristiche quali l’eﬃcienza quantica nella regione spettrale di interesse, il tempo di esposizione, l’intervallo dinamico (legato anche
alle caratteristiche dell’elettronica di lettura) ed il rapporto segnale/rumore
desiderato.
A tale scopo si riassumono nella Figura 1.4 le stime previste per il conteggio di fotoni nella banda spettrale compresa fra 460 nm e 600 nm associato
alle principali formazioni coronali solari [12, 13, 14, 15, 16, 17] a distanze
eliocentriche progressive, per sensori con pixels di diverse dimensioni.
Figura 1.4: Stime del conteggio di fotoni fra 460 nm e 600 nm per pixels di
diverse dimensioni in funzione della distanza eliocentrica.
Grazie a queste stime si è potuto selezionare il sensore per il canale visibile
di SCORE dotato delle caratteristiche illustrate nel paragrafo successivo.
Inoltre, con analoghe stime eﬀettuate per l’EUV, si è selezionato il sensore
per la ripresa di immagini nell’elio ionizzato.
Sia il ﬂusso che l’eﬃcienza quantica del sensore per l’intervallo spettrale
del visibile sono molto superiori rispetto alle medesime grandezze relative
al sensore per la riga dell’HeII a 30.4 nm. Nonostante il modesto ﬂusso
13
nell’estremo ultravioletto (ad esempio associato ad un buco coronale), i fotoni
a queste lunghezze d’onda sono dotati di un’energia capace di generare per
eﬀetto fotoelettrico coppie elettrone-lacuna multiple, fornendo cosı̀ un segnale
con un rapporto S/N ancora accettabile.
In realtà, tale rapporto non è ancora del tutto deﬁnito, in quanto SCORE
sarà la prima missione a riprendere immagini alle lunghezze d’onda dell’elio
ionizzato una volta, confermando o confutando le predizioni teoriche. Tuttavia l’impiego di un sensore UV enhanced, opportunamente trattato per
la rivelazione delle lunghezze d’onda nell’estremo ultravioletto e lo sviluppo di un’elettronica di lettura della carica a basso rumore, consentiranno il
raggiungimento di un rapporto S/N suﬃciente per la ripresa di immagini
nell’EUV.
Si stima quindi che l’elio ionizzato potrà essere rivelato almeno ﬁno a 2R
nei buchi coronali6 . Inoltre saranno possibili misure signiﬁcative anche nelle
streamers ﬁno a 2.6R .
Inoltre, usando il CCD in binning mode 7 , potremo rivelare l’elio ionizzato
ﬁno a 3R , oltre a ridurre i tempi di integrazione nell’intervallo spettrale
relativo al visibile.
1.5
I sensori selezionati per le camere CCD
di UVCI
Come aﬀermato nei paragraﬁ precedenti, i rivelatori per il canale visibile ed
EUV di UVCI saranno sensori CCD. Grazie alle caratteristiche di versatilità
del prototipo di laboratorio [18, 19] (non riscontrabili in modelli commerciali) sviluppato presso l’XUVLab prima del presente modello di volo, è stato
6
I buchi coronali sono zone della corona in cui la densità del plasma diminuisce
bruscamente mentre gli streamers sono associati a protuberanze incandescenti di plasma.
7
La tecnica di binning consiste nel sommare la carica accumulata in più pixels in un
solo pixel del sensore; questo consente di riprendere immagini con un migliore rapporto
S/N .
14
possibile selezionare le principali caratteristiche delle camere per SCORE, fra
le quali il sensore CCD per la camera nel visibile e nell’EUV.
La scelta del sensore per il canale visibile è dettata dalla necessità di
riprendere quasi simultaneamente le tre immagini dei corrispondenti stati di
polarizzazione, cosı̀ da evitare la ripresa di immagini diverse a causa della
rapidità di variazione dei fenomeni osservati. Ciò risulta possibile grazie alla
combinazione delle caratteristiche del sensore e dell’elettronica di lettura con
le proprietà di commutazione rapida degli stati del polarimetro.
In particolare per il canale visibile di SCORE si è scelto un sensore CCD
con formato di 1024 × 2048 pixels del tipo frame-transfer, cosı̀ da consentire
lo spostamento ”rapido” dell’immagine (1024 × 1024 pixels) nella sezione di
store, permettendo un’immediata esposizione di un nuovo frame mentre il
precedente viene letto ad una più lenta ma meno rumorosa velocità di readout. Questa si svolgerà presumibilmente ad un pixel rate di 500 kpixel/s o
inferiore. L’architettura frame-transfer è, infatti, costituita da due identiche
matrici di pixels, una dedicata alla ripresa delle immagini (A), l’altra (schermata, vedi Figura 1.5) dedicata al trasferimento, immagazzinamento e alla
lettura della prima (B).
In particolare abbiamo focalizzato l’attenzione sul CCD47-20 (Figura 1.6)
retroilluminato ed assottigliato di E2V, un sensore del tipo AIMO 8 dotato
di cella Peltier integrata per il raﬀreddamento e la conseguente riduzione
delle cariche generate per eﬀetto termico. La Tabella 1.1 riporta le principali
caratteristiche di questo sensore.
Anche per il canale EUV abbiamo selezionato il sensore CCD47-20 di
E2V, ma in conﬁgurazione NIMO 9 . Questo sensore è del tipo UV-enhanced,
realizzato con trattamenti superﬁciali (coatings) a base di fosforo, che forni8
Acronimo di Advanced Inverted MOde (talvolta conosciuto come MPP - Multi Phase
Pinned). I CCD AIMO hanno una struttura modiﬁcata del pixel che consente la riduzione
della corrente di buio anche di un fattore 100, operando a tensioni negative anziché positive.
Tuttavia ciò avviene a spese della riduzione della quantità massima di carica accumulabile.
9
Non Inverted MOde.
15
Figura 1.5: Schema di un sensore CCD ad architettura frame-transfer.
scono un’eﬃcienza quantica ottimizzata per la ripresa di immagini nel lontano
ultravioletto [20].
Caratteristica
Valore
Frequenza massima di lettura
5 M Hz
Sensibilità del nodo di lettura
4.5 µV /e−
100 ke− /pixel
Picco di segnale
Intervallo dinamico (@20 kHz)
Intervallo spettrale
∼ 50.000 : 1
200÷1100 nm
Rumore di lettura (@20 kHz)
2 e− r.m.s.
13 µm × 13 µm
Dimensioni del pixel
Tabella 1.1: Speciﬁche del sensore CCD47-20 di E2V.
Allo scopo di ottenere il massimo rapporto S/N nelle immagini il CCD
per l’EUV verrà raﬀreddato per contatto con una massa esterna di rame raffreddata ad azoto liquido a circa −120◦ C rispetto alla temperatura ambiente.
Data la breve durata della missione, la capacità termica della massa garan-
16
Figura 1.6: Il sensore CCD47-20 di E2V e le relative curve di eﬃcienza quantica @ − 20◦ C. Nel caso in esame facciamo riferimento alla curva identiﬁcata
come ”midband ”.
tirà per il tempo di volo l’intervallo di temperature per il quale il rumore
termico sulle immagini può considerarsi trascurabile.
1.6
Riepilogo
In questo capitolo ho introdotto alcune nozioni elementari relative a camere
CCD per applicazioni scientiﬁche a terra e dallo spazio. In particolare ho
messo in evidenza le caratteristiche salienti di una camera CCD compatta
e la possibilità dell’integrazione dell’elettronica di trattamento del segnale
analogico e digitale al ﬁne dell’ottenimento di migliori prestazioni. Inﬁne
17
ho introdotto l’argomento speciﬁco di questa prima parte del lavoro di tesi:
le camere CCD per la missione spaziale sub-orbitale SCORE, presentando
le caratteristiche principali dei sensori in relazione al canale spettrale che
dovranno investigare.
18
Capitolo 2
La camera CCD per il canale
visibile di UVCI
In questo capitolo viene presentata la camera CCD dedicata al canale
visibile di UVCI, il suo assemblaggio e principio di funzionamento in relazione
al principale obiettivo che si pone: la ripresa di immagini della corona solare
in luce visibile polarizzata.
In seguito alla realizzazione del prototipo di laboratorio è attualmente in
fase di sviluppo presso l’XUVLab del Dipartimento di Astronomia e Scienza
dello Spazio il prototipo di volo. La progettazione di tale prototipo ha come
obiettivi il raggiungimento di caratteristiche quali un basso rumore di lettura
del sensore, un ampio intervallo dinamico, un consumo ridotto di potenza ed
una massa ed ingombro limitati.
Nei paragraﬁ a seguire illustrerò una panoramica dell’architettura del
sistema su cui ho lavorato e una descrizione di ogni singola scheda della
camera in modo da illustrare le relazioni di interconnessione fra le sue parti
principali, soﬀermandomi maggiormente sulle schede di cui mi sono occupato
o per le quali ho contribuito. Tale panoramica servirà anche a deﬁnire le
modalità di generazione dei principali segnali di controllo della camera e per
la lettura della carica fotogenerata nel sensore.
19
2.1
Architettura della camera e suo funzionamento
La camera CCD per il canale polarimetrico di SCORE è composta dalle
seguenti schede elettroniche [21] (Figura 2.1):
1. la scheda per l’alimentazione generale della camera e la generazione
delle tensioni di polarizzazione del sensore (bias generator );
2. la scheda per l’alimentazione della cella Peltier per il raﬀreddamento
termoelettrico del sensore;
3. l’interfaccia spacewire con i protocolli di comunicazione da e verso il
computer di bordo;
4. la scheda del generatore di fasi digitali (sequencer ) e di adattamento
delle controparti analogiche (clock driver );
5. la scheda del doppio campionamento correlato e di conversione analogicodigitale (CDS/ADC);
6. il preampliﬁcatore con il CCD e la cella Peltier ;
7. la scheda per il controllo dell’otturatore;
8. la scheda di controllo del polarimetro.
Le schede 1 − 7 sono collocate all’interno della camera, mentre la 8 è
esterna e posizionata in vicinanza del gruppo ottico del polarimetro.
La camera CCD soddisfa tutti i requisiti per una missione spaziale suborbitale; infatti la sua forma geometrica si adatta al posizionamento sul banco
ottico di UVCI ed è interamente costruita in alluminio anodizzato, materiale
leggero, facilmente lavorabile ma allo stesso tempo robusto. Tutte le schede elettroniche sono bloccate con degli appositi ferma-scheda adatti al volo
su razzo, forniti da Calmark, cosı̀ da ridurre le vibrazioni ed evitare ogni
possibile spostamento in fase di lancio.
20
Figura 2.1: La camera CCD per il canale visibile di UVCI e suo esploso con
il posizionamento delle schede elettroniche e relativi fermascheda.
Nella parte anteriore della camera è montato un otturatore da vuoto della
serie V S25 di Uniblitz, controllato dalla relativa scheda. Il disegno meccanico
della camera consente l’inserimento di schermi sottili fra le schede di controllo
dell’otturatore e del CDS/ADC e fra il CDS/ADC ed il sequencer/clock driver
in modo da prevenire possibili interferenze elettromagnetiche.
L’interconnessione interna viene assicurata tramite cavi ﬂat saldati alle
estremità sulle schede, in modo tale da garantire compattezza, ﬂessibilità ed
21
aﬃdabilità.
Per la selezione del canale EUV e del canale visibile si impiega un apposito
specchio (folding mirror ) pilotato dalla scheda del polarimetro.
Allo scopo di acquisire immagini digitali della corona solare è necessario
leggere il segnale video in uscita dal sensore CCD ed occorrono quindi tutti i
segnali necessari alla polarizzazione del sensore e al processo di scorrimento
delle cariche fotogenerate pixel per pixel. Il sequencer (o sequenziatore di
fasi) produce i clocks ed altri segnali digitali necessari alla lettura del sensore e
all’acquisizione dei frames, determinando il tempo di esposizione e il formato
delle immagini.
Le fasi digitali vengono convertite in segnali analogici di clock grazie al
clock driver, i cui livelli dipendono dalle caratteristiche dello speciﬁco sensore.
La generazione delle fasi rappresenta un passaggio cruciale nella progettazione dell’elettronica di lettura, in quanto devono essere ben deﬁnite nei livelli
e nella forma, soprattutto al crescere della frequenza di lettura (pixel rate).
È quindi fondamentale che, insieme alle tensioni di bias del sensore, non
rappresentino fonti importanti di rumore.
Il processo di lettura della carica è aﬀetto dal rumore di reset nello stadio
di uscita del sensore, che somma sostanzialmente al segnale video un oﬀset in tensione. Questo livello indesiderato viene sottratto nella scheda di
campionamento, campionando due volte il segnale e sottraendo l’oﬀset da
quest’ultimo. Una volta campionato e ripulito dal rumore di reset il segnale
video viene convertito in digitale dal convertitore A/D collocato sulla medesima scheda. Le sue uscite sono connesse alla scheda spacewire che controlla
le comunicazioni con il computer di bordo tramite un determinato protocollo. Il PC di bordo salva le immagini e controlla la telemetria verso terra. Lo
schema a blocchi del funzionamento della camera CCD per il canale visibile
di UVCI è illustrato in Figura 2.2.
La missione si svolge sostanzialmente in tre fasi. Durante la prima, la
procedura di start-up prevede il raﬀreddamento del sensore CCD prima del
lancio a causa del lento proﬁlo di raﬀreddamento del dispositivo (5K/min).
22
Figura 2.2: Schema a blocchi del funzionamento della camera CCD per il
canale visibile di UVCI.
23
Infatti il salto termico di 40K rispetto alla temperatura ambiente non consente il graduale raggiungimento della temperatura di lavoro durante il lancio,
ma soprattutto non è possibile il raggiungimento della temperatura di lavoro per il sensore operante nel canale EUV, il cui salto termico (circa 120K
rispetto alla temperatura ambiente) richiede il preventivo raﬀreddamento a
terra con una massa di rame di contatto portata in temperatura tramite azoto liquido. Una volta raﬀreddata a terra tale massa consentirà di mantenere
il sensore alla temperatura d’esercizio per tutta la durata della missione.
Circa un minuto prima dell’inizio della sequenza di acquisizione il PC
di bordo genererà due segnali di accensione, uno necessario all’inizializzazione della scheda spacewire, l’altro diretto alle restanti schede. Questi segnali
scandiscono l’inizio della seconda fase, in cui vengono generati i segnali per
la sequenza di acquisizione. Senza scendere nei dettagli della procedura, questa prevede inizialmente l’acquisizione dell’immagine di maggior contenuto
scientiﬁco (quella relativa al canale EUV ) e il suo trasferimento verso il PC
di bordo. Nel frattempo lo specchio di folding sarà posizionato per riﬂettere il fascio luminoso verso la camera nel visibile ed inizierà l’acquisizione
delle immagini in luce polarizzata e delle immagini di buio necessarie alla
successiva elaborazione.
Alla ﬁne (terza fase) verranno spente le alimentazioni (eccetto quella per
la cella Peltier del sensore nel visibile) ed inizierà il rientro in atmosfera.
Nei paragraﬁ successivi saranno illustrate le singole schede che compongono la camera nel visibile, non molto dissimile da quella per il canale EUV,
in quanto in stato avanzato di progettazione e realizzazione. Partendo dalla
scheda posizionata nella parte posteriore della camera (quella relativa alle
alimentazioni) si percorrerà a ritroso il cammino seguito dal segnale video,
arrivando alla scheda da me progettata e testata: la scheda CDS/ADC.
La progettazione elettronica di tutte le schede è stata aﬀrontata all’interno del gruppo di lavoro dell’XUVLab, cosı̀ come la redazione degli schematici
circuitali e dei layouts, gli assemblaggi e l’eﬀettuazione delle misure. Lo sbroglio delle nets delle schede complesse a più strati si è avvalsa dell’appoggio
24
di una ditta esterna specializzata nella realizzazione di PCBs.
La mia attenzione si è concentrata soprattutto sul preampliﬁcatore ed in
particolar modo sulla scheda di campionamento e conversione A/D, ma ho
contribuito anche allo sviluppo delle altre schede e alla risoluzione di varie
problematiche inerenti l’assemblaggio elettrico e meccanico delle due camere.
2.2
Le alimentazioni e il generatore delle tensioni di bias
Questa scheda (Figura 2.3) ha il compito di generare le tensioni di alimentazione per le altre schede della camera e le tensioni di polarizzazione del
sensore CCD.
Figura 2.3: La scheda per la generazione delle alimentazioni e delle tensioni
di polarizzazione del sensore CCD.
Il sistema di alimentazione elettrica del razzo è costituito da alcune batterie dimensionate per fornire la potenza necessaria allo svolgimento dell’intera
25
missione nei tempi prescritti. Tale sistema fornisce due alimentazioni, di cui
una a basso rumore, entrambe corrispondenti ad una tensione di +28 V .
L’alimentazione meno rumorosa è impiegata per la generazione dei segnali
analogici di controllo della camera (potenza distribuita 11 W ), mentre la seconda è impiegata nell’alimentazione della circuiteria digitale e per il sistema
di raﬀreddamento (potenza distribuita 26 W ).
La stessa scheda deriva dai 28 V in ingresso le tensioni di alimentazione
delle schede che formano il controller. Il circuito di generazione delle tensioni
di alimentazione è basato su convertitori DC/DC Traco e produce livelli
di ±15 V e +5 V con correnti di 1.2 A. Queste alimentano la scheda del
sequencer/clock driver, del CDS/ADC e del preampliﬁcatore e sono ﬁltrate in
modo da eliminare la ripercussione delle frequenze di switching nei suddetti
stadi.
Dall’alimentazione principale a basso rumore sono derivate le tensioni di
polarizzazione del sensore attraverso il circuito di bias generator.
L’accuratezza nella generazione delle tensioni di polarizzazione del CCD
è fondamentale per il mantenimento di un basso livello di rumore sulle immagini. Infatti, intervenendo nel processo di polarizzazione del sensore, il
loro livello di rumore va a sommmarsi quadraticamente al rumore generato
intrinsecamente dallo stadio di output del CCD.
Dato che il rumore intrinseco di un sensore CCD è dell’ordine dei µV
(tipicamente 0.5÷5 µV ), il rumore sulle tensioni di bias dev’essere mantenuto
ad un livello nettamente inferiore. Queste corrispondono a livelli regolati pari
a 3 V , 9.5 V , 17 V e 29 V , come richiesto dal sensore.
2.3
L’alimentazione per la cella Peltier
Il compito di questa scheda consiste nel fornire i livelli di tensione e corrente
richiesti dalla cella Peltier per il suo corretto funzionamento, nonché il monitoraggio dell’andamento della temperatura da utilizzare come feedback per
la regolazione della forma e della pendenza della curva di raﬀreddamento. A
26
tale scopo si impiega un microcontrollore (PIC16F877) di Microchip per il
controllo dei DACs1 necessari alla suddivisione ﬁne dei livelli di potenziale.
La cella Peltier è direttamente integrata sullo stesso package del sensore
CCD (Figura 2.4) e viene alimentata tramite due connettori di potenza (4
V , 3 A) passanti. La dissipazione del calore dal lato caldo della cella avviene
tramite una base in kovar che lo trasferisce alle pareti della camera tramite
un dissipatore in rame, posizionato tra il preampliﬁcatore e la scheda di
campionamento e conversione A/D.
Figura 2.4: La cella Peltier integrata con il sensore CCD (schema). L’area
occupata dall’elettronica del preampliﬁcatore è indicata con il n◦ 5.
Il monitoraggio della temperatura avviene grazie ad una coppia di termistori inclusi nell’involucro di ceramica del dispositivo. Questo è chiuso
ermeticamente, riempito di un gas inerte a bassa conduttività, e dotato di
una ﬁnestra ottica anti-riﬂesso. La cella Peltier fornirà un ∆t di circa 40K
rispetto alla temperatura ambiente, il che consentirà di ridurre la corrente di
1
Acronimo inglese di Digital to Analog Converters.
27
buio del sensore a livelli minimi grazie anche alla modalità di lavoro del tipo
inverted-mode.
2.4
L’interfaccia spacewire
La scheda d’interfaccia spacewire (Figura 2.5) gestisce la comunicazione fra la
camera CCD, il controller del polarimetro e il computer di bordo (un PC modiﬁcato per il razzo). Essa riceve i segnali di sincronizzazione e trasmette le
immagini codiﬁcate al PC usando spacewire, un protocollo di comunicazione
dell’ESA speciﬁco per applicazioni spaziali.
Figura 2.5: La scheda d’interfaccia verso il computer di bordo ed il controller
del polarimetro.
Le principali caratteristiche dell’interfaccia per la camera CCD si possono
riassumere in:
• capacità di connettere al computer di bordo camera, controller del
polarimetro e controller della cella Peltier ;
28
• compatibilità con il protocollo IEEE-1355/SpaceWire;
• capacità di memorizzare dati ﬁno a 8 M b (formato immagine: 512×512
pixels (binning 2 × 2), dinamica: 16 bit/pixel) in una memoria buﬀer;
• possibilità di essere controllata in locale e in remoto.
Il sequencer, una volta inizializzato, controlla la generazione dei segnali
necessari all’acquisizione delle immagini; il controller del polarimetro svolge
il monitoraggio della temperatura del dispositivo a cristalli liquidi e imposta
le tensioni necessarie alla loro corretta orientazione; inﬁne il microcontrollore
della scheda dell’alimentazione della cella Peltier genera la rampa di corrente per il raﬀreddamento graduale del CCD sulla base della lettura della
temperatura del medesimo dispositivo. Tutte le informazioni necessarie allo
svolgimento di tali compiti devono essere scambiate con il PC, ed è proprio
l’interfaccia spacewire che gestisce lo scambio.
Per il collegamento fra camera e computer di bordo non occorre una
totale compatibilità con il protocollo SpaceWire (ECSS E-50-12A). A tale
scopo abbiamo utilizzato il protocollo sub-standard, aggiornato e corretto,
IEEE-1355 DS/DE con una gestione dei segnali del tipo LVDS 2 ; questo
protocollo garantisce la compatibilità con lo SpaceWire standard eccetto per
alcuni dettagli che non sono rilevanti ai nostri scopi. L’implementazione
del protocollo avviene attraverso il dispositivo SMCSlite 3 , un controllore di
comunicazioni speciﬁcatamente dedicato allo scopo.
Per il trasferimento delle immagini dal convertitore A/D alla scheda spacewire e da questa al PC è richiesto un buﬀer con una capacità di almeno
4 M b. Infatti l’immagine deve essere mantenuta in una memoria (in questo
caso una coppia di FIFO memory) in caso di indisponibilità del collegamento
fra il computer di bordo e il dispositivo SMCSlite (può capitare infatti che
2
3
Acronimo inglese di Low Voltage Diﬀerential Signals
Questo dispositivo (Scalable Multichannel Communication Subsystem) è realizzato in
tecnologia adatta agli ambienti ad alto irraggiamento come quello spaziale. E’ stato infatti
impiegato in diverse missioni spaziali ed è garante di alte prestazioni ed aﬃdabilità.
29
il PC sia temporaneamente occupato nello svolgere altre mansioni e quindi
non disponibile nella ricezione dei dati).
Il trasferimento dell’immagine dall’ADC alla memoria avviene ad un data
rate piuttosto basso (dell’ordine dei 500 kHz o inferiore), tuttavia il successivo trasferimento verso il PC avviene ad un’alta velocità di trasmissione dei
dati (circa 50 ÷ 100 M bits/s con data rate massimo pari a 200 M bits/s).
L’immagine viene trasmessa attraverso il collegamento IEEE-1355 con
alcune informazioni supplementari contenute nel proprio header.
Per la sincronizzazione del sistema ed il controllo locale delle attività
della scheda spacewire abbiamo scelto un microcontrollore capace di svolgere
le seguenti mansioni:
• start dell’intera camera;
• inizializzazione del dispositivo SMCSlite;
• inizializzazione del sequencer (per la fase di test);
• inizializzazione del controller delle memorie FIFO;
• inserimento dell’header nell’immagine.
L’ultima mansione richiede un collegamento fra il controllore locale, il
controllore del polarimetro ed il controllore della scheda di alimentazione
della cella Peltier, dato che le informazioni relative alla temperatura dei
dispositivi vengono registrate nell’header.
Per lo svolgimento della funzione di controllo delle attività si è scelto un
microcontrollore a 8 bits, 20 M Hz, dotato di varie interfacce.
Grazie alle caratteristiche del dispositivo SMCSlite, lo schema d’interfaccia (Figura 2.6) è progettato per essere inizializzato e controllato anche dal
PC remoto; ciò può risultare molto utile in fase di prova e correzione degli
errori.
Nel normale funzionamento della scheda, il controllo tramite il computer
di bordo è ridotto ai minimi termini, in modo da evitare il sovraccarico del
30
Figura 2.6: Schema dell’interfaccia spacewire.
PC; tuttavia alcuni comandi quali l’inizio delle acquisizioni e il setup dei
parametri restano comunque a suo carico.
Come riportato in Figura 2.6, i componenti principali della scheda spacewire sono il controllore SMCS, le memorie FIFO, il controllore per le FIFO,
un microcontrollore locale e un driver/receiver LVDS. Per questi componenti
abbiamo scelto i seguenti modelli:
• un SMCSlite di Atmel ;
• due memorie in cascata FIFO IDT SuperSync II sincrone ad alte prestazioni4 in logica TTL;
4
Questa memoria First-In-First-Out consente di funzionare con frequenze di clock ﬁno
a 100M Hz e la dinamica d’ingresso e d’uscita può essere scelta fra 8 e 16 bits.
31
• una CPLD Xilinx della serie XC9500XL come controllore delle FIFO;
• un microcontrollore PIC16F877 per il controllo locale;
• un driver/receiver LVDS Fairchild doppio.
Facendo sempre riferimento alla ﬁgura precedente si capisce come il dispositivo SMCS svolga l’attività principale della scheda. Esso contiene diverse
interfacce, fra le quali l’interfaccia FIFO, due interfacce seriali UART, una
interfaccia HOST, una GPIO (General Pourpose I/O) e l’interfaccia IEEE1555 per il collegamento con l’LVDS 5 . L’SMCS viene direttamente controllato (inizializzazione, start, stop, ecc.) dal PIC attraverso l’interfaccia HOST.
E’ possibile tuttavia controllarlo dal computer di bordo tramite la caratteristica SMCS Control-by-Link, sfruttando proprio il collegamento spacewire
IEEE13-55.
L’interfaccia FIFO controlla la lettura e la scrittura della memoria da 8
M b e indirizza i dati tramite l’LVDS verso il computer di bordo. Le due
interfacce UART consentono ad altri dispositivi della camera di connettersi
all’SMCS e da questa al PC.
Le memorie FIFO utilizzate sono di tipo sincrono e operano con clocks di
lettura e scrittura variabili da 0 a 100 M Hz. I segnali di gestione e sincronizzazione, cosı̀ come i clocks, sono generati da una CPLD Xilinx, che controlla
il trasferimento dei dati dall’ADC alle memorie e da queste all’interfaccia
FIFO di SMCSlite. Le caratteristiche della CPLD permettono di eseguire
queste operazioni in maniera veloce ed aﬃdabile.
Il microcontrollore PIC è connesso all’SMCSlite attraverso l’interfaccia
HOST e al sequencer tramite la sua porta seriale. Esso automatizza alcune operazioni, come l’inizializzazione dell’SMCS e la generazione dell’header
dell’immagine. Consente inoltre di inizializzare il sequencer e avviare la procedura di acquisizione, decodiﬁcando i comandi provenienti dal computer
remoto.
5
Il dispositivo impiegato consente un transfer rate ﬁno a 400 M bits/s ed è ideale per
trasmettere e ricevere segnali doppi (data e strobe nel protocollo IEEE-1355).
32
Tenendo presente che ogni immagine si riferisce ad una esposizione con
tempo di 5 s, la tipica sequenza di acquisizione può essere riassunta nei
seguenti passaggi:
1. il computer di bordo accende l’interfaccia SpaceWire;
2. il microcontrollore inizializza il sequencer, il dispositivo SMCSlite, la
CPLD, il controller delle memorie e le FIFO;
3. il computer, tramite segnali ausiliari, invia all’SMCS il comando di
inizio acquisizione;
4. il microcontrollore legge il comando dal registro d’ingresso della GPIO1
usando l’interfaccia HOST e lo decodiﬁca;
5. il microcontrollore invia il comando di start al sequencer che dà inizio
alla procedura di acquisizione.
Le modalità di acquisizione (in fase di deﬁnizione) verranno totalmente
programmate all’interno della logica del sequencer.
Per la fase di test in laboratorio e di individuazione e correzione degli
errori, abbiamo utilizzato una speciale interfaccia Ethernet/SpaceWire chiamata EtherSpaceLinks, prodotta da 4Links. Questa consente il colloquio fra
un PC di laboratorio e la scheda spacewire.
2.5
Il sequencer e il clock driver
La matrice di un sensore CCD si presenta come un insieme di registri a
scorrimento verticale della carica. Ogni registro verticale è composto dalla
relativa colonna di pixels. Al termine dei registri verticali è collocato un
registro a scorrimento orizzontale (detto anche seriale) della carica. Questo
raccoglie le cariche generate per eﬀetto fotoelettrico nei singoli pixels e le
trasporta serialmente verso lo stadio di uscita.
33
Entrambi i registri necessitano di diﬀerenti segnali di temporizzazione
(le cosiddette fasi o clocks) per lo scorrimento della carica verso lo stadio
ampliﬁcatore d’uscita del sensore. In quest’ultimo, il nodo di lettura provvede
a convertire la carica in livelli di tensione ad un determinato pixel rate 6 .
Questo segnale in tensione è quindi disponibile all’uscita nella caratteristica
forma pulsata del segnale video relativo ai sensori CCD.
La scheda oggetto di questo paragrafo è dedicata alla generazione dei
clocks per la lettura del sensore CCD (Figura 2.7). Essa fornisce i segnali
digitali di temporizzazione al clock driver (che li trasforma in forma analogica
adattandoli ai livelli richiesti dal sensore), i segnali di clamp e sample per
il campionamento e il segnale di start convert che abilita alla conversione il
convertitore A/D.
Figura 2.7: Il generatore di fasi della camera CCD.
Per la progettazione e realizzazione del sequencer sono disponibili va6
Al momento, la velocità di lettura massima del registro seriale di un sensore CCD,
per sistemi con dinamica a 12 bits, si aggira intorno ai 50 M Hz. Per dinamiche superiori
(≤ 16 bits) questa si aggira intorno ai 5 M Hz.
34
ri schemi, più o meno classici, che utilizzano dai componenti discreti alle
EPROMs ﬁno a giungere ai DSPs, utilizzati soprattutto per applicazioni
scientiﬁche grazie alla loro ﬂessibilità.
Attualmente il metodo più innovativo per la generazione dei segnali di
timing per la lettura di un sensore CCD (anche per i sensori CMOS) consiste
nel far uso di logiche programmabili come CPLD (Complex Programmable
Logic Device) o FPGA (Field Programmable Gate Array). Una logica programmabile consiste in un numero di blocchi logici funzionali quali PALs
(Programmable Array Logic), interconnessi da una matrice di interruttori
programmabili, capace di generare combinazioni ed operazioni logiche complesse. La loro programmazione consiste nel progettare uno schema logico
con contatori, porte logiche, ﬂip-ﬂops, ecc. ed implementare tali schemi all’interno del dispositivo. Tutto ciò risulta facilitato grazie all’impiego della
tecnologia di programmazione FLASH, la quale consente di programmare più
volte il dispositivo logico direttamente sulla scheda stampata attraverso uno
speciﬁco cavo connesso al PC (cavo JTAG).
L’impiego di logiche programmabili per la realizzazione del sequencer è
appetibile per vari motivi [22]. Innanzitutto sono sistemi ﬂessibili e veloci, ma
soprattutto sono aﬃdabili per la generazione di segnali di temporizzazione.
Infatti:
• sono stabili e non soﬀrono di rumore jitter 7 (caratteristica fondamentale
per funzionalità di temporizzazione di dispositivi): una volta programmati i CPLDs agiscono come circuiti hardware con ritardi ﬁssati fra i
diversi segnali. Questi sono predicibili e ben impostati durante la fase
di implementazione;
• sono veloci e capaci di generare elevati pixel rates: i più grandi e lenti
CPLD possono utilizzare clock di sistema con frequenze superiori ai
7
Rumore all’interno dei dispositivi integrati ad origine random o periodica (causato
dall’interferenza con segnali periodici) che provoca variazioni temporali nel periodo o nella
fase dei clocks, cambiando l’istante di rising-edge.
35
200 M Hz e sono virtualmente capaci di generare pixel rates dell’ordine
dei 75 M px/s (per un CCD a tre fasi);
• facilitano la progettazione: il progettista può avvalersi di strumenti
software ad interfaccia graﬁca sempliﬁcata o linguaggi di programmazione per la descrizione dell’hardware e la simulazione del progetto. I
tools di sviluppo consentono di realizzare un progetto con le funzionalità desiderate e riprodurre il medesimo su più dispositivi. Ciò consente
di realizzare in tempi brevi un prototipo, di testarlo e di ottimizzare le
sue caratteristiche re-implementando il nuovo progetto;
• consentono costi di sviluppo contenuti: grazie agli strumenti di sviluppo ad interfaccia graﬁca o a linguaggio di programmazione i progettisti possono sviluppare o modiﬁcare il progetto in pochi istanti. Gli
strumenti di sviluppo sono a basso costo o gratuiti;
• possiedono un alto grado di integrazione: i CPLDs sono dispositivi
integrati ad alto numero di gates per unità di superﬁcie, vengono distribuiti in piccoli packages ed occupano perciò uno spazio ridotto sulle
schede.
Nonostante queste caratteristiche le logiche programmabili (a parte alcune delle ultimissime generazioni), come del resto i DSPs, non sono convenienti per svolgere determinati compiti per i quali sono maggiormente indicati
sistemi ad elevato numero di periferiche integrate.
Per questo motivo abbiamo pensato di sviluppare il progetto del sequencer
basandosi sull’impiego di logiche programmabili e un microcontrollore. Abbiamo preferito una soluzione mista in quanto le logiche programmabili sono
molto veloci ed aﬃdabili nella generazione delle fasi per il sensore, mentre il
microcontrollore è maggiormente adatto a svolgere compiti ulteriori, quali la
gestione di processi ausiliari. Infatti, generalmente, i microcontrollori sono
più lenti delle logiche programmabili, sono molto complessi e caratterizzati
36
da un ampio set di istruzioni. Oltretutto l’incertezza nelle temporizzazioni
dei segnali è superiore.
La scelta della logica programmabile da impiegare nello sviluppo del sequencer è ricaduta quindi sulle FPGA e CPLD reperibili sul mercato. Visto
che il sequencer del prototipo di laboratorio è stato sviluppato con CPLDs
della famiglia XC9500 di Xilinx abbiamo preferito, data l’esperienza, indirizzarci verso tali tipologie di logiche, scegliendone una sulla base delle risorse
necessarie allo sviluppo del progetto scegliendone una della famiglia Cool
Runner. L’impiego combinato con un microcontrollore consente di sviluppare un’elettronica compatta ed aﬃdabile, con alto frame rate e un consumo
di potenza contenuto (caratteristico della famiglia Cool Runner ).
Figura 2.8: Principio di funzionamento della generazione delle fasi digitali.
Sono rappresentati in questo caso i segnali di clamp e sample.
Nell’intento di realizzare una generazione eﬃciente dei clocks ho con37
tribuito a progettare uno schema elettrico speciﬁco da implementare nella
CPLD. Gli schemi logici implementati sono basati su pochi componenti logici:
contatori, ﬂip-ﬂops e latches.
Lo schema di funzionamento è molto semplice dato che, ciascun clock, è
caratterizzato da due contatori programmabili, per la deﬁnizione della durata e del ritardo rispetto a un clock di riferimento. Durante la fase di
inizializzazione viene memorizzato il valore di partenza di ciascun contatore dai rispettivi latches; successivamente i latches caricano detti valori nei
contatori durante l’intera generazione dei clocks. L’attivazione di un ﬂip-ﬂop
manda alto il corrispondente clock ; allo stesso tempo il contatore, che mantiene memorizzata la durata del clock, inizia a contare. Alla ﬁne del conteggio
impostato esso azzera il ﬂip-ﬂop e ricarica il suo valore iniziale.
Nella Figura 2.8 è mostrato uno schema di generazione di clocks, per
illustrare il principio di funzionamento. In essa viene riportato lo schema
per la generazione del clamp e del sample. I cerchi tratteggiati indicano i tre
livelli logici (latch, contatore, ﬂip-ﬂop) e le frecce indicano i due contatori
che mandano alto e basso il segnale di clamp, stabilendo la sua durata e il
ritardo rispetto al riferimento.
In tal modo, tutti i clocks sono ﬁnemente regolabili (in funzione della
dinamica dei contatori) dato che il processo di inizializzazione della CPLD
fornisce il numero dei conteggi nei contatori e ﬁssa la durata e il ritardo (sul
fronte di salita) delle fasi rispetto al segnale di riferimento (il clamp in questo
caso).
Le fasi digitali generate dalla logica implementata nella CPLD del sequencer vengono convertite in clocks analogici dal clock driver, che li adatta
ai livelli richiesti dal sensore CCD47-20 di E2V, agendo da buﬀer e da waveshaper attraverso l’impiego di ﬁltri passa-basso. Il clock driver svolge quindi
un ruolo cruciale nella deﬁnizione delle prestazioni della camera, visto che la
generazione non corretta della forma delle fasi può causare rumore e ridurre
pesantemente l’eﬃcienza di trasferimento di carica.
In deﬁnitiva, la maggior parte dei segnali di timing prodotti dal sequencer
38
sono coinvolti direttamente o indirettamente nel processo di lettura della
carica, dallo scorrimento verso lo stadio di output del sensore alla generazione
delle uscite digitali del convertitore A/D.
2.6
Il preampliﬁcatore e l’elettronica di prossimità del sensore
Il sensore CCD rappresenta l’elemento centrale nella progettazione di una
camera. La carica in esso generata per eﬀetto fotoelettrico viene fatta scorrere
verso il nodo di lettura attraverso i segnali di clock (le fasi) generate dal
sequencer. Il segnale di output del sensore consiste nella caratteristica forma
d’onda pulsata in tensione contenente un livello in continua che viene rimosso
dal ﬁltro passa alto posto sull’ingresso del preampliﬁcatore.
Per comprendere l’origine della forma caratteristica del segnale video,
utile alla comprensione del funzionamento della scheda di campionamento
e conversione, esaminiamo uno stadio di uscita tipico di un sensore CCD
(Figura 2.9).
Figura 2.9: Stadio d’uscita tipico di un sensore CCD.
Tale stadio è responsabile della rivelazione di carica e della sua conver39
sione in un segnale in tensione. Le cariche generate nei pixels sono trasferite
attraverso il registro seriale, grazie alle fasi orizzontali generate dal sequencer,
verso la capacità di sensing 8 . Questa presenterà ai propri capi una tensione
proporzionale alla carica accumulata nel singolo pixel. Tale tensione viene poi
buﬀerizzata dal FET successivo in conﬁgurazione di source-follower, avente
come carico la resistenza Rload . A questo punto il segnale video è disponibile
all’uscita e è pronto al successivo trattamento apportato dagli stadi a valle.
Come mostrato in ﬁgura, la tensione d’uscita del sensore consiste in una
serie di gradini, rappresentati da tre diversi livelli: 1. il reset, 2. il reset
feedthrough 9 , 3. il livello del pixel.
La sequenza di lettura inizia con il segnale di reset. Quando il FET di
reset (FET-Switch in Figura 2.9) è in conduzione, la capacità del nodo di
sensing si porta ad una tensione iniziale di riferimento.
La successiva apertura del FET (interdizione) determina un lieve abbassamento della tensione di reset (a causa delle capacità parassite del medesimo FET), prima del trasferimento della carica del pixel al condensatore di
sensing, che avviene dopo alcuni µs, modiﬁcando il suo livello di tensione.
In questo processo gioca un ruolo fondamentale la sensibilità (o responsività) del nodo di lettura ossia la capacità del condensatore Cs , come misura
della tensione prodotta per ogni elettrone trasferito sulle sue armature. La
tensione generata non è tuttavia riprodotta per intero sull’uscita del sensore,
in quanto il source-follower presenta un guadagno inferiore ad 1 (∼ 0.8).
Nel caso del sensore CCD47-20, abbiamo a che fare con una responsività
pari a 4.5 µV /e− . Questo dato è fondamentale per la progettazione dello
stadio di preampliﬁcazione, ed in particolar modo nella scelta del guadagno
dell’ampliﬁcatore operazionale da adottare in relazione alla full-well capacity 10 del sensore (100 ke− nel caso del sensore in esame) e al guadagno totale
8
La capacità di sensing è una capacità diﬀusa, nel senso che il suo valore dipende dalla
somma degli eﬀetti di vari accoppiamenti capacitivi sul nodo d’uscita del sensore.
9
Risultato degli eﬀetti di accoppiamento capacitivo attraverso il MOSFET.
10
Capacità massima di accumulo di e− nel singolo pixel, corrispondente al picco di
segnale indicato in Tabella 1.1.
40
della catena di trattamento del segnale a monte del convertitore A/D.
L’elettronica del preampliﬁcatore, come descritto avanti, consiste in uno
stadio ampliﬁcatore (G 12) con un rumore molto contenuto; esso è posizionato in vicinanza della cosiddetta ”elettronica di prossimità” composta
da ﬁltri passa-basso per le tensioni di polarizzazione e le fasi analogiche, che
vengono adattate dal clock driver ai livelli richiesti dalle speciﬁche del CCD.
Visto che il preampliﬁcatore è il primo stadio a valle dell’uscita del sensore, il suo livello di rumore deve essere mantenuto particolarmente basso.
Poiché rappresenta lo stadio di ingresso per la scheda di doppio campionamento e conversione A/D, oggetto di questa tesi, analizziamo nei dettagli il
suo funzionamento ed il rumore ad esso associato.
Il preampliﬁcatore in oggetto impiega un ampliﬁcatore operazionale (AD
797 ) in conﬁgurazione non invertente a basso rumore, caratterizzato da un
√
rumore minimo riportato in ingresso di 1.2 nV / Hz (@±15 Valim e G 12).
Esso si basa su un progetto (Figura 2.10) sviluppato per applicazioni a bassissimo rumore [23]. Tutti i componenti elettronici sono posizionati su una
scheda che si sviluppa intorno al sensore e alla cella Peltier sottostante. La
scheda che ospita il sensore è inclinata di 6◦ .1 per adeguare correttamente il
CCD al piano focale del coronografo ed è ﬁssata alla scheda di campionamento e conversione A/D su otto punti tramite appositi dispositivi di bloccaggio,
di cui quattro posizionati sul dissipatore retrostante il sensore.
Il progetto di un preampliﬁcatore a basso rumore e breve settling-time 11
per un sensore CCD può essere complicato dalla relativamente alta impedenza d’uscita dell’ampliﬁcatore a MOSFETs dello stesso CCD.
Infatti, la stima del rumore in ingresso al preampliﬁcatore si ottiene moltiplicando il rumore di ingresso in corrente per l’impedenza d’uscita del sensore
CCD. Si capisce quindi che, per avere un rumore contenuto, occorre dimen11
Il tempo di assestamento (settling time) è il tempo necessario aﬃnché la risposta
dell’ampliﬁcatore entri all’interno di una fascia di errore in tensione ben precisa. Generalmente si ﬁssa una fascia di errore dell’1% o dello 0.1% del valore assestato, od una
percentuale associata all’intervallo dinamico che si vuol raggiungere.
41
Figura 2.10: Schema circuitale del preampliﬁcatore.
sionare un preampliﬁcatore con piccolo rumore d’ingresso in corrente. Spesso
si preferisce quindi impiegare uno schema circuitale con ampliﬁcatori ad ingresso a JFET, data la loro piccola corrente di polarizzazione e il loro ridotto
rumore in corrente. Essi infatti presentano piccole correnti di fuga che non
portano ad una perdita graduale della carica nella capacità di disaccoppiamento e ﬁltro posta in serie. Nonostante ciò gli ampliﬁcatori operazionali
ad ingresso a JFET presentano spesso lunghi settling-times, talvolta non
abbastanza brevi da poter operare ad alte frequenze di lettura12 .
Al ﬁne di implementare uno stadio di pre-ampliﬁcazione a rumore trascurabile rispetto al rumore di readout del sensore CCD (∼ 4.7 e− r.m.s. @500
kHz da speciﬁche E2V ) e soddisfare i requisiti temporali legati al processo
di lettura, occorre stabilire un parametro di confronto per il rumore generato
dallo stadio di uscita del sensore alla massima frequenza di lettura tramite le speciﬁche dei componenti impiegati. Facciamo quindi riferimento alla
Tabella 2.1 per il sensore CCD e alla Tabella 2.2 per l’operazionale AD797.
12
Nel caso della camera nel visibile di SCORE fmax ≤ 500 kHz con Tpixel ≥ 2 µs.
42
Parametro
Valore
Rumore rms in tensione
Unità
√
24 nV / Hz
Rumore rms in e−
4.7
∼ 50.000 : 1
Intervallo dinamico
Full well capacity
100k
e− (@500 kHz)
(@20 kHz)
(e− /pixel)
Frequenza di corner
150 kHz
Responsività di uscita
4.5 µV /e−
Impedenza di uscita
300
Capacità del nodo di lettura
Ω
35 f F
Tabella 2.1: Prestazioni stimate del sensore CCD47-20 di E2V.
Partendo da questi dati, dovremo veriﬁcare che il rumore relativo al preampliﬁcatore risulti inferiore di almeno un fattore 5 (o meglio un ordine di
grandezza) di quello prodotto dal nodo di uscita del sensore CCD. Inoltre,
dato che durante il periodo del pixel il preampliﬁcatore deve assestarsi una
volta dopo il reset (prima di campionare il riferimento) e di nuovo dopo che
la carica è stata trasferita al nodo di lettura (prima del campionamento del
livello di segnale), la somma dei settling-times deve risultare inferiore al periodo del pixel. Inﬁne, anche la frequenza di corner dell’operazionale deve
essere minore di quella relativa al CCD.
Parametro
Valore
Rumore rms in tensione
Unità
√
1.1 nV / Hz
Frequenza di corner
100 Hz
Rumore in corrente
√
2.0 pA/ Hz
Settling time (0.0015%)
800 ns (@16 bits)
Prodotto guadagno-banda
110 M Hz
Slew rate
20 V /µs
Tabella 2.2: Caratteristiche dell’operazionale AD797 di Analog Devices.
Nel nostro caso il settling-time @16 bits è paragonabile a metà del pixel
43
rate (@500 kHz), ma ciò non provoca grossi problemi, visto che già alla
frequenza di lettura di 20 kHz l’intervallo dinamico non copre i 16 bits.
Notoriamente (come si trova in letteratura), al ﬁne di soddisfare tali requisiti, si possono implementare preampliﬁcatori a componenti discreti, ma
questi purtroppo richiedono un alto numero di componenti e un notevole
spazio sulla relativa scheda. Infatti, un progetto tipico a componenti discreti
può comprendere più di 50 elementi indipendenti.
Il progetto da noi implementato presenta invece (Figura 2.10) uno stadio
di ingresso a JFETs, in cui il FET J1 è in conﬁgurazione source-follower,
mentre J2 è un generatore di corrente costante che opera come carico per
lo stadio di uscita del CCD. Il FET J1 , a piccola corrente di polarizzazione
(qualche pA) rispetto all’AD797 (0.25 µA) ad ingressi a transistori bipolari,
riduce la graduale scarica del condensatore C1 dovuta alle correnti di fuga
e quindi la conseguente perdita di informazione nel segnale video. Il ﬁltro
passa-alto R1 C1 serve a tagliare le componenti continue dal segnale video in
ingresso ed è dimensionato in modo da soddisfare i requisiti di banda-passante
per lo stadio successivo a JFETs e per l’ingresso dell’opamp AD797.
Il rumore totale generato dal preampliﬁcatore consiste nella somma r.m.s.
√
del rumore generato dallo stadio di ingresso a JFETs (∼ 1.35 nV / Hz),
√
dal rumore in tensione in ingresso dell’operazionale (∼ 1.1 nV / Hz), dal
rumore termico (Johnson noise) relativo alle resistenze presenti nel circuito
e dal rumore in corrente in ingresso del medesimo operazionale (2.0 pA)
moltiplicato per l’impedenza di uscita del JFET (in realtà gm (JF ET ) R4,
circa 20 Ω). In tal caso il corrispondente contributo in tensione del rumore è
√
piccolo (0.04 nV / Hz).
Riassumendo, quindi, il rumore totale del preampliﬁcatore è inferiore a 2
√
nV / Hz, ossia minore di 0.5 e− con 500 kHz di banda passante e 4.5 µV /e−
di responsività dello stadio d’uscita del sensore.
Sulla scheda del preampliﬁcatore sono previste delle resistenze in serie alle
nets che connettono il CCD ai segnali di temporizzazione e delle resistenze di
pulldown per proteggere il dispositivo. Queste assicurano che all’accensione
44
della scheda ciascun ingresso sia in uno stato conosciuto.
2.7
La scheda di campionamento e di conversione A/D
Le camere CCD per applicazioni scientiﬁche devono essere caratterizzate da
un basso rumore di lettura (≤ 1 ÷ 2 e− @20 kHz), cosicché ogni sorgente di
rumore relativa all’elettronica di readout dev’essere ridotta ai minimi termini.
Infatti, il principale limite all’intervallo dinamico raggiungibile nelle immagini digitali viene stabilito dal livello di rumore accumulato negli stadi di
trattamento e conversione A/D del segnale video.
Come si è detto nel paragrafo precedente, uno dei maggiori contributi al
rumore totale generato da un sensore CCD è rappresentato dal reset noise,
associato al FET di reset e causato dalla sua resistenza di canale e all’operazione di reset periodico della capacità del nodo di lettura. Infatti tale
rumore, viene trasferito alla capacità di sensing nel momento in cui lo stesso
FET va in interdizione (Figura 2.11).
Il rumore si genera per eﬀetto termico nella resistenza di canale del FET
ed è proporzionale al parallelo della resistenza di ON con la resistenza di
carico e alla banda passante legata al circuito RC associato.
Schematizzando il sensore come un sistema con risposta a singolo polo,
la banda passante si calcola facilmente come B = π/2FT = 1/4RC. Quindi,
dall’espressione del rumore termico in tensione generato all’interno di un resistore, si ha:
en =
√
4kT RB =
kT /C;
(2.1)
dove k rappresenta la costante di Boltzmann e T la temperatura assoluta.
Nel caso del sensore CCD47-20 di E2V alla temperatura di 273K si ha:
en = 0.33 mV r.m.s., ossia un rumore di reset di circa 73 e− . Sfruttando tut45
Figura 2.11: Stadio di uscita tipico di un sensore CCD ed origine del rumore
di reset.
ta la full-well capacity (100 ke− ) dei singoli pixel, avremmo un rapporto S/N
pari a circa 1370, ossia meno di 63 dB. L’intervallo dinamico sfruttato sarebbe quindi circa 11 bits, perdendo informazione. Ecco perchè è fondamentale
eliminare il rumore di reset, che altrimenti coprirebbe il segnale associato alla
carica accumulata nei singoli pixels, riducendo il rapporto S/N .
Dato che tale rumore si somma direttamente al segnale video come un
oﬀset in tensione (contributo costante all’interno del pixel), il circuito di
doppio campionamento correlato lo elimina campionando due volte il segnale
e sottraendo il secondo campione dal primo.
Il primo campione viene preso durante il periodo di reset feedthrough,
dove il rumore di reset viene ﬁssato e il segnale si stabilizza a suﬃcienza per
prendere un riferimento valido. Il secondo campione viene preso, invece, in
corrispondenza del livello del segnale video. La diﬀerenza fra i due campioni
(Vreset − (Vreset + Vpixel )) consiste perciò nel livello di tensione associato alla
46
reale carica fotogenerata nel pixel.
Altre fonti di rumore interne al sensore possono essere attribuite al MOSFET in conﬁgurazione di source-follower che buﬀerizza la tensione di uscita
(ﬂicker noise - 1/f noise) e al rumore termico (rumore bianco) generato dalla
resistenza di carico (in realtà un generatore di corrente costante). Le stesse
tipologie di rumore possono riscontrarsi negli stadi a valle del sensore. Con
l’operazione di doppio campionamento correlato si elimina anche parte del
contributo apportato al rumore totale dal ﬂicker noise.
Lo schema relativo al principio di funzionamento del doppio campionamento correlato è illustrato in Figura 2.12. Nel caso della scheda da me
implementata per il campionamento si fa uso di un circuito di clamp e sample.
Il condensatore C1 blocca il livello in continua generato dallo stadio di
uscita del sensore CCD, lasciando passare il solo contributo AC del segnale
video.
Il condensatore C2 , lo switch di clamp, il condensatore C3 e lo switch di
sample rappresentano gli elementi principali nello svolgimento della funzione
di sottrazione del rumore.
Figura 2.12: Schema del CDS con gli stadi di clamp e sample.
Per la sottrazione del rumore di reset si impiegano due segnali prodotti
dal sequencer e sincronizzati al segnale video, in modo che il campionamento
47
e la sottrazione del rumore avvengano negli istanti opportuni (vedi Figura
2.13) [24]. Il segnale di clamp è sincronizzato al livello di reset feedthrough
del segnale video, mentre il sample è sincronizzato con il segnale video in
corrispondenza del livello associato alla carica fotogenerata nel pixel.
Il condensatore di clamp, è messo a massa oppure in serie al circuito dal
segnale di clamp che abilita e disabilita il corrispondente switch digitale.
Durante il periodo di reset del CCD lo switch di clamp è chiuso, mettendo
a massa una delle armature del condensatore C2 . In quell’istante, l’altra
armatura si porta al livello di tensione del rumore.
La chiusura dello switch di clamp avviene poco prima del reset, quando il
corrispondente segnale si porta al livello alto, mantenendosi in tale stato per
il tempo restante all’inizio del livello del segnale video corrispondente alla
carica fotogenerata.
All’apertura dello switch di clamp il condensatore campiona sul fronte di
discesa del segnale di clamp il livello di reset feedthrough. Il segnale di sample
viene attivato poco prima che il clamp switch si apra.
Successivamente, al termine del livello del pixel, lo switch di sample si
apre campionando su C3 in corrispondenza del fronte di discesa del relativo
segnale. Il condensatore di sample C3 ﬁssa allora il valore relativo alla differenza tra il livello del pixel e il feedthrough, entrambi aﬀetti dallo stesso
livello di reset noise.
Il tempo che intercorre tra i due campionamenti viene chiamato clampto-sample time e fornisce il grado di correlazione tra gli stessi, determinando
il ﬁltraggio di tipo passa-alto del segnale.
Al termine del doppio campionamento correlato il solo livello di segnale
viene buﬀerizzato dall’ampliﬁcatore a valle di C3 e mantenuto (fase di hold )
per il periodo in cui viene eﬀettuata la conversione del segnale in formato
digitale.
Un’altra sorgente non trascurabile di rumore è da associarsi al processo di quantizzazione del convertitore A/D. Il valore r.m.s. del rumore di
√
quantizzazione si esprime secondo l’equazione NQ = q/ 12, ove q rappre48
Figura 2.13: Andamento temporale dei segnali video, clamp, sample e start
convert; in particolare è mostrato l’andamento delle tensioni nei punti A, B
e C del circuito di Figura 2.12. Lo start convert abilita il convertitore A/D
alla conversione.
senta l’intervallo di tensione corrispondente al bit meno signiﬁcativo del
convertitore.
Nel caso in esame, per l’ampiezza di tensione in ingresso del convertitore
scelto pari a 5 Vp−p e la risoluzione di 16 bits, abbiamo NQ = 22 µV r.m.s.
In base al valore della sensibilità del nodo di lettura del sensore (4.5 µV /e− )
e al guadagno della catena di processamento del segnale (∼ 25 nel nostro
caso) il rumore di quantizzazione riportato in ingresso al preampliﬁcatore si
traduce in circa 0.2 e− r.m.s.
La scheda di doppio campionamento correlato e di conversione A/D inﬂuisce pesantemente sulle prestazioni del sistema, infatti il livello di rumore
49
nella sequenza di trattamento del segnale da parte dell’elettronica di readout rappresenta il fattore di qualità più importante nella progettazione della
camera.
Allo scopo di minimizzare il rumore e di massimizzare le prestazioni di
questa scheda ho prestato particolare attenzione al suo progetto e alla scelta
di componenti discreti ed integrati ad alte prestazioni. Di questo parlerò
approfonditamente nel terzo capitolo.
2.8
La scheda di controllo del polarimetro
Il polarimetro a cristalli liquidi a ritardo variabile, prodotto da Meadowlark,
è controllato da una scheda posta ad di fuori della camera, in prossimità del
gruppo ottico.
Senza scendere troppo nei dettagli, le principali funzioni svolte da questa
scheda consistono nel controllo dei ritardi introdotti dai cristalli liquidi, nel
monitoraggio della temperatura del dispositivo e nel controllo dello specchio
per la commutazione del fascio luminoso fra il canale visibile e il canale EUV
(folding mirror ). Queste mansioni vengono svolte da un microcontrollore, un
dispositivo logico (CPLD) e da alcuni DACs.
Il ritardo è direttamente connesso all’orientamento dei cristalli liquidi e
può essere modiﬁcato variando la tensione (±10 V ) applicata ai capi del dispositivo e modulata da un’onda quadra a 2 kHz. Questo segnale è prodotto
da una CPLD della serie Xilinx XC9500. Il master clock viene diviso da un
contatore programmabile a 16 bits implementato all’interno della CPLD in
modo da ottenere l’onda quadra necessaria a modulare il segnale. Il circuito
logico che controlla le conﬁgurazioni relative ai vari ritardi è implementato anch’esso dentro la CPLD. Questa impiega un segnale di trigger proveniente dalla camera per l’acquisizione delle immagini e la sincronizzazione.
L’intervallo di tensioni in ingresso al ritardatore viene suddiviso i quattro
sotto-intervalli controllati da altrettanti DACs a 12 bits, cosı̀ da ottenere la
precisione necessaria per l’orientazione dei cristalli.
50
Per pilotare i DACs si impiega un microcontrollore PIC16F877 di Microchip. Inoltre questo integrato controlla e stabilizza anche la temperatura del
dispositivo tramite un sensore LM35. La tensione di alimentazione necessaria
al riscaldamento del ritardatore viene prodotta da un altro DAC controllato
dal PIC. I dati riguardo la temperatura vengono indirizzati dal microcontrollore verso la scheda di interfaccia spacewire, che li inoltra al PC di bordo per
il loro salvataggio.
Il PIC pilota inﬁne il motore passo-passo del folding mirror per le due
posizioni relative al canale polarimetrico visibile ed EUV.
2.9
Riepilogo
In questo capitolo ho esaminato l’architettura della camera per il canale visibile di SCORE e le singole schede che la compongono. In particolare ho
esaminato nei dettagli il principio di funzionamento della scheda di campionamento e conversione A/D del segnale video, oggetto del mio maggior
contributo alla realizzazione della camera.
Nel prossimo capitolo discuterò le scelte progettuali nella realizzazione del
layout e nella selezione dei componenti integrati e discreti necessari al suo
funzionamento. Presenterò inoltre le caratteristiche di tale scheda, quantiﬁcate grazie ad alcuni test e misure, evidenziandone i limiti al ﬁne della loro
rimozione. In particolare caratterizzerò il funzionamento del CDS in relazione ai margini di intervento nella riduzione del rumore, nell’ottica di una
futura integrazione della scheda.
51
Capitolo 3
Il circuito analogico di
trattamento del segnale video
Come indicato nel capitolo precedente, il trattamento del segnale video
in uscita dallo stadio di preampliﬁcazione consiste fondamentalmente nell’eliminazione del rumore di reset tramite la tecnica di doppio campionamento
correlato e nella conversione del segnale analogico in digitale attraverso lo
stadio di conversione A/D.
Nell’operazione di doppio campionamento la correlazione si esplica nel
fatto che il campionamento dei due segnali avviene a distanza di un certo
intervallo di tempo; l’inverso di questo tempo stabilisce anche la frequenza
minima che viene trasferita dal circuito, in quanto tutte le frequenze al di
sotto di quella sono correlate e quindi eliminate nella sottrazione. Il circuito
del doppio campionamento correlato è quindi intrinsecamente assimilabile ad
un ﬁltro passa-alto.
Prima di passare alla descrizione della selezione dei componenti elettronici implementati sulla scheda CDS/ADC, valutiamo l’ordine di grandezza della banda passante nella catena di trattamento del segnale e del ru√
more equivalente in tensione riportato in ingresso (in (nV / Hz)/LSB) in
modo da individuare il massimo rumore consentito che permette ancora di
sfruttare la dinamica a 16 bits del convertitore. Successivamente si eﬀettuerà un ﬁne-tuning della banda passante stadio per stadio al momento del
52
dimensionamento dei ﬁltri.
Supponiamo un pixel rate massimo di 500 kHz. Come vedremo, questo
limite superiore per la frequenza di acquisizione consente di leggere rapidamente (rispetto ai tempi di integrazione del sensore) l’immagine, mantenendo
allo stesso tempo un livello di rumore accettabile sulle immagini digitali, cosı̀
da non compromettere la dinamica.
Dunque, per un pixel rate massimo di 500 kHz con pixel time di 1 µs
(circa il tempo occupato dal reset e dal segnale relativo al pixel, ossia mezzo
periodo) occorre aspettare almeno 11τ (costanti di tempo, τ = RC) per avere
un segnale stabile a 16 bits1 in un circuito RC-equivalente all’elettronica di
trattamento del segnale. Questo porta ad assumere una banda passante
minima nel circuito equivalente di 1.75 M Hz (ft = 1/(2πτ ), con τ = 1/11
µs).
Infatti, considerando che il condensatore di un circuito RC si scarica come
V = V0 (1 − e−t/τ ) ed ipotizzando un segnale medio in tensione all’uscita del
sensore pari a 200 mV (corrispondente a circa 45 ke− , un po’ meno della
metà della full-well capacity), avremo per dt = 11τ : dV = (V0 /τ )e−t/τ dt,
ossia dV = 200 mV · e−11 · 11 = 36.7 µV .
Quindi, dato che il guadagno lungo la catena di ampliﬁcazione dal preampliﬁcatore all’ADC escluso dovrà attestarsi intorno a 25 (per adattare
l’ampiezza del segnale video all’intervallo dinamico d’ingresso dell’ADC, 5
√
Vp−p ), ogni nV / Hz (equivalente) sul segnale di input contribuirà per circa
0.5 LSB sul rumore totale2 .
L’elettronica implementata sulla scheda CDS/ADC (Figura 3.1) e descritta in questo capitolo realizza il doppio campionamento correlato attraverso il
circuito di clamp e sample che svolge le operazioni di sottrazione e campionamento del segnale video, come riportato nel capitolo 2. Queste operazioni
1
per segnale stabile a 16 bit si intende un segnale stabile entro l’intervallo di tensione
in ingresso all’ADC fratto il numero dei bit, nel nostro caso 5 V ÷ 65536 = 76.3 µV /LSB.
√
√
2
Infatti 1 nV / Hz · 1.75M Hz = 1.32 µV , 1.32 µV · 25 33 µV , corrispondenti a
0.43 LSB.
53
avvengono grazie ai segnali (impulsi) digitali di controllo e temporizzazione
generati dal sequencer, che aprono e chiudono degli interruttori digitali.
Figura 3.1: La scheda di doppio campionamento correlato e conversione A/D
con il sensore CCD e la cella Peltier (elaborazione graﬁca). Il rettangolo
bianco indica i limiti della scheda del preampliﬁcatore, distanziata dal CDS
in modo da permettere l’inclinazione del sensore per adattarsi al piano focale
del coronografo. Le frecce indicano i fori per i connettori di aggancio del
preampliﬁcatore al CDS.
Il segnale video, portato alla scheda tramite un connettore SMB, prima
di giungere sul condensatore di clamp, è ﬁltrato da un ﬁltro passa-basso in
reazione all’operazionale AD797 sul preampliﬁcatore in modo da deﬁnire la
banda passante prima dell’ingresso del CDS.
I restanti ﬁltri lungo la catena di trattamento del segnale sono stati dimensionati in modo da mantenere una banda passante di almeno 1.75 M Hz
e, allo stesso tempo, per ridurre il rumore in corrispondenza dei principali
stadi del circuito.
54
Per la descrizione degli stadi implementati sulla scheda CDS/ADC facciamo riferimento alla Figura 3.2. Questi, tranne lo stadio di conversione
A/D, sono stati tutti simulati con il tool schematics del software ORCAD10.
Le simulazioni hanno fornito dati utili allo sviluppo ottimale della progettazione e all’eﬀettuazione delle scelte dei componenti discreti ed integrati per
l’implementazione del circuito stampato.
Come descritto ampiamente nel capitolo 2, il condensatore di clamp, è
messo a massa oppure in serie al circuito dal segnale di clamp che abilita e
disabilita il corrispondente switch digitale.
Lo stadio di buﬀer successivo assicura il disaccoppiamento con lo stadio a
valle e deve essere accuratamente dimensionato in modo da non perdere informazione sul livello di carica mantenuto dal condensatore di clamp. Infatti,
se non si pone particolare attenzione al contenimento della corrente di bias
del buﬀer, si rischia di drenare parte della carica che rappresenta il livello di
segnale nel pixel e provocare una perdita signiﬁcativa di informazione. È per
questo motivo che a valle del condensatore di clamp si impiega una coppia
diﬀerenziale ad ingressi a FET con bassa leakage current (corrente di fuga)
di gate e un’operazionale a buﬀer del tipo voltage feedback.
Una volta eﬀettuata l’operazione di doppio campionamento correlato attraverso l’apertura e la chiusura degli switches di clamp e sample, il segnale,
depurato dal livello di reset, viene quindi mantenuto dal condensatore di sample e successivamente buﬀerizzato da uno stadio equivalente a quello relativo
al condensatore di clamp.
È importante che sussista una sovrapposizione di sicurezza tra i segnali
di clamp e sample: il riferimento di massa dato dall’interruttore di clamp
ancora chiuso evita che la chiusura dell’interruttore di sample origini dei
glitches che potrebbero degradare il segnale.
I condensatori di clamp e sample devono essere selezionati fra quelli che
presentano fra le proprie caratteristiche un’alta attitudine al mantenimento
della carica sulle proprie armature, onde evitare perdita di informazione.
Gli ultimi due stadi prima delle uscite digitali (i 16 bits) verso le memorie
55
Figura 3.2: Schema circuitale della scheda CDS/ADC.
56
montate sulla scheda spacewire consistono nel convertitore A/D e nel corrispondente circuito di ingresso. Questo si usa generalmente per guadagnare
ulteriormente, adattando il segnale al massimo intervallo d’ingresso dell’ADC, e per aggiustare l’oﬀset. Spesso si preferisce non impiegare un ADC con
un intervallo di ingresso molto ampio, in quanto forzerebbe gli slew rate degli
operazionali di driving. Dall’altro lato, per mantenere un adeguato rapporto S/N sul segnale d’ingresso, si preferisce guadagnare almeno un fattore 2.
Per tale motivo, l’ADC scelto, è caratterizzato da un ingresso diﬀerenziale di
±2.5 V e lo stadio pilota, da single-ended a diﬀerenziale, mantenendo il livello comune al valore impostato e variando entrambi le uscite complementari,
guadagna un fattore 2.
La scheda del CDS/ADC, oltre all’elettronica per il campionamento e la
conversione del segnale video, supporta anche gli stadi per la generazione
delle tensioni di riferimento e l’adattamento delle tensioni in ingresso (± 15
V , +5 V ) alle tensioni di polarizzazione degli ampliﬁcatori operazionali, delle
coppie diﬀerenziali, degli switches, e del convertitore A/D. Questi stadi sono
ottimizzati con la predisposizione dei ﬁltri necessari ad una generazione di
tensioni di polarizzazione molto precise. Per motivi di spazio non sono riportati in Figura 3.2, che rappresenta solamente gli stadi per il campionamento
e la conversione A/D.
Fra i segnali di controllo in ingresso, generati dal sequencer, vi è anche
lo start convert che sancisce l’inizio della conversione da parte dell’ADC. Al
termine del periodo di conversione il convertitore rende disponibili i bits per
le memorie FIFO della scheda spacewire, producendo un segnale di busy per
la CPLD che controlla le stesse.
3.1
Scelte progettuali
Nel presente paragrafo descriverò le scelte progettuali per la realizzazione
del prototipo della scheda CDS/ADC, giustiﬁcando le motivazioni che hanno
portato ad eﬀettuarle.
57
Quando si progetta e realizza una scheda elettronica a componenti misti,
si eﬀettuano dei compromessi legati ai seguenti fattori:
• complessità;
• prestazioni da raggiungere;
• spazio necessario all’implementazione su circuito stampato.
In questo caso, trattandosi di una scheda per applicazioni scientiﬁche
spaziali, i requisiti elencati risultano tutti di fondamentale importanza3 . Tenendo a mente che l’intera camera è stata progettata nell’ottica del contenimento dell’ingombro, della massa e della potenza dissipata si intuisce che,
ﬁssato lo spazio a disposizione, si è cercato di massimizzare le prestazioni
minimizzando la complessità dell’elettronica.
La forma della scheda CDS (come del resto la forma di tutte le altre
schede e la sezione della camera) è trapezoidale in modo da adattarsi alla
conﬁgurazione geometrica del coronografo UVCI ; infatti la camera CCD per
l’osservazione della luce visibile della corona solare verà posta in prossimità
dell’involucro curvo del razzo, come mostrato in Figura 1.2.
Lungo il lato inclinato, relativo all’apertura principale della camera, verranno posizionati i cavi e i rispettivi connettori per le alimentazioni e i segnali
di controllo. Inoltre ogni scheda è disegnata per supportare lungo le due basi del trapezio i relativi ferma-scheda, fondamentali al contenimento delle
vibrazioni in fase di lancio e al ﬁssaggio delle stesse schede al case.
A limitare ulteriormente lo spazio disponibile per i componenti elettronici
contribuisce anche il sistema di trasferimento del calore sviluppato dalla cella
Peltier del sensore all’involucro esterno della camera (in corrispondenza dello
spazio vuoto a destra del sensore CCD in Figura 3.1).
3
In realtà, trattandosi di una missione sub-orbitale i requisiti sono meno stringenti, non
richiedendo caratteristiche di radiation hardness [25] né garanzie di lavoro in particolari
intervalli di temperatura.
58
Inoltre, da un lato, lo spazio è limitato dalla presenza del sequencer e del
relativo schermo elettromagnetico (che impedisce l’utilizzo della faccia posteriore della scheda per inserirvi i componenti), dall’altro, dal preampliﬁcatore
che limita in altezza la scelta dei componenti per l’elettronica del CDS sulla
faccia anteriore.
Quindi, la progettazione della scheda CDS/ADC, è stata realizzata con
tali condizioni al contorno che spesso hanno portato a preferire componenti
con prestazioni simili in un particolare package rispetto ad un altro.
Fatta questa premessa passiamo alla rassegna delle scelte di progetto
dell’elettronica di campionamento e conversione e alle loro motivazioni.
Condensatori di clamp e sample: per questi condensatori è buona norma impiegare tipologie a basso assorbimento dielettrico (come i condensatori in polistirene). Questa caratteristica riduce la lenta ma progressiva scarica del condensatore con conseguente riduzione dell’informazione
contenuta nella carica di capacità. Infatti, quando si utilizzano digitalizzazioni a 16 bits (come in questo caso) o superiori, è fondamentale
mantenere sulle armature dei condensatori la maggior quantità possibile di carica. Per i condensatori di clamp e sample ho quindi selezionato
capacitori in polistirene a bassa tolleranza (±0.01) con perdite ridotte
per la frequenza di impiego, eccellente stabilità ed alta aﬃdabilità.
Ampliﬁcatori operazionali: gli ampliﬁcatori operazionali utilizzati nel circuito sono tutti AD8021 di Analog Devices. L’AD8021, di tipo voltage feedback, è caratterizzato da un basso rumore in tensione (1.1
√
nV / Hz).
La scelta di operazionali del tipo voltage feedback invece di current
feedback è dettata dal fatto che quest’ultimi hanno spesso alti valori di
rumore in corrente sugli ingressi. Due possibili soluzioni per limitare
tale rumore consistono nell’utilizzare a monte degli stadi a bassissima
impedenza di uscita, cosı̀ da ridurre il rumore equivalente in tensione
59
o, come in questo caso, impiegare dei voltage feedback, molto precisi e
ad elevata reiezione del rumore di modo comune.
Nella realizzazione del circuito di polarizzazione dell’AD8021 è fondamentale impiegare la capacità di compensazione indicata dalle speciﬁche dell’operazionale (10 pF ) per la conﬁgurazione in cui viene utilizzato, onde evitare oscillazioni del componente. Il condensatore di
compensazione deve avere una buona linearità e deve essere di tipo ceramico o in mica. È molto importante anche selezionare i giusti valori
per le capacità in contro-reazione sugli stadi di clamp e sample. Se non
scelti opportunamente possono indurre in oscillazione gli operazionali
ed apportare notevole rumore.
Coppie diﬀerenziali: le coppie diﬀerenziali poste in ingresso agli operazionali, servono principalmente ad impedire che i condensatori di clamp
e sample, si scarichino al trascorrere del tempo. Infatti le loro piccolissime correnti di polarizzazione fanno si che lo stadio (coppie +
operazionali) funzioni da buﬀer riducendo al minimo le perdite di informazione contenute nella carica dei suddetti condensatori. Inoltre
servono anche a mantenere basso il rumore equivalente in tensione riportato in ingresso agli operazionali, causato dai rispettivi rumori in
corrente, moltiplicati per la bassissima impedenza d’uscita dei JFET
della coppia diﬀerenziale. In generale si devono quindi scegliere le coppie diﬀerenziali a minor rumore e minor corrente di polarizzazione. Le
coppie diﬀerenziali in ingresso agli operazionali in conﬁgurazione di
buﬀer servono anche a stabilizzarli, rendendo i loro ingressi pressochè
uguali.
Per la scheda sono state scelte le coppie a package ribassato SST 404
di Temic ad alto slew-rate, piccola gate leakage current (2 pA), basso
rumore ed elevato CMRR (102 dB).
Interruttori di clamp e sample: per la selezione di tali interruttori è fondamentale tener conto della frequenza massima di switching e dei tempi
60
di apertura e chiusura a cui dovranno lavorare, in modo da soddisfare
le temporizzazioni del sistema. Inoltre è molto importante valutare i
valori di corrente di fuga che circolano negli switches a circuito aperto (source-oﬀ leakage current), in quanto responsabili della possibile
scarica dei condensatori di clamp e sample e quindi di una possibile
perdita di informazione.
Il DG403 di Maxim contiene due interruttori ed ha una bassa corrente di polarizzazione (0.01 nA), il che lo rende preferibile anche ad
uno switch più veloce ma con corrente di polarizzazione maggiore. La
source-oﬀ leakage current è superiore se lo switch è alimentato singlesupply; per tale motivo è stato alimentato dual-supply. In tal caso la
source-oﬀ leakage current si mantiene al di sotto del nA, a temperatura
ambiente. Tra le caratteristiche positive di questo switch vi è anche il
basso consumo: (max 35 µW ).
Riferimento in tensione per lo stadio di sample: è generato tramite un
partitore resistivo e un operazionale AD8021 in conﬁgurazione di buﬀer
anzichè con il sistema utilizzato nel prototipo di laboratorio che impiega un trimmer e un diodo zener. Il riferimento ottenuto con il partitore
resistivo a resistori a bassa tolleranza è meno rumoroso. Infatti i diodi,
in particolare gli zener, hanno uno shot current noise elevato. È importante predisporre sul voltage reference un ﬁltro RC passa-basso che
tagli tutti i contributi a frequenze superiori a qualche Hz.
Convertitore analogico-digitale: il convertitore, a 16 bits, è l’AD7677 di
Analog Devices. Esso è un ADC diﬀerenziale ad approssimazioni successive (SAR), capace di convertire segnali analogici ﬁno a frequenze di
campionamento di 1 M S/s ed operare alla sola tensione di +5 V . È caratterizzato da una non-linearità diﬀerenziale massima di 1 LSB (il che
consente lo sfruttamento di tutta la dinamica di conversione) e consuma solamente 115 mW in fase di conversione. Fra le caratteristiche che
hanno portato alla sua selezione sono da evidenziare il package com61
patto (un convertitore FLASH a 16 bits avrebbe occupato gran parte
dello spazio a disposizione sulla scheda) e la possibilità di pilotare gli
ingressi da single-ended a diﬀerenziale tramite gli operazionali AD8021
impiegati anche nei restanti stadi del circuito di campionamento.
Le uscite digitali dell’ADC (i bits) rappresentano gli ingressi per la
scheda di interfaccia spacewire. Queste verranno connesse direttamente
agli ingressi delle memorie FIFO tramite ﬂat cables standard. Il ritardo
introdotto dai ﬂats può essere stimato, in base alle lunghezze da coprire,
in circa 0.5 ns che, confrontato con i rise-times (3 ns) relativi ai tests
delle memorie svolti dalla casa costruttrice, può essere trascurato ed
indurre a considerare il sistema concentrato, senza problemi legati ai
ritardi. Dato poi il piccolo valore della leakage current delle FIFO
(circa 1 µA) rispetto ai valori delle correnti di output (circa 100 µA)
erogabili attraverso le uscite dei singoli bits dell’ADC non sono necessari
buﬀers sulle uscite digitali.
Circuito diﬀerenziale di drive dell’ADC: il circuito che pilota il convertitore adatta il segnale video da single-ended a diﬀerenziale per gli
ingressi a ±2.5 V dell’ADC. Questa conﬁgurazione, per un segnale in
ingresso da 0 V a VREF = 2.5 V , produce un segnale diﬀerenziale da
+2.5 V a −2.5 V . La tensione di riferimento VREF viene generata
dall’integrato dedicato ADR421 a basso rumore (1.75 µVp−p ) e piccola
deriva in temperatura (2 ppm/◦ C).
Gli ampliﬁcatori driver del convertitore devono essere capaci di stabilizzare le uscite su un intervallo di tensione che consenta di sfruttare i
16 bits (0.0015% dell’intervallo massimo di tensione di output). Questo
è reso possibile grazie agli operazionali AD8021, i quali combinano un
rumore molto basso, un’elevata banda passante e brevi settling-times
(21 ns a 0.01%) anche per valori del guadagno superiori a 10. Lo stadio in oggetto guadagna un fattore 2 e la banda passante in ingresso al
62
convertitore viene ﬁssata dalla frequenza di taglio relativa ai ﬁltri RC
posti sulle loro uscite (circa 2 M Hz).
Connettori: i connettori presenti sulla scheda riguardano in ingresso il segnale video, le tensioni di alimentazione (± 15 V , +5 V , da cui vengono
generati i ±12 V e i −5 V ), la massa analogica e digitale, i segnali di
clamp, sample, start convert; in uscita: i 16 bits, il segnale di busy.
Per il segnale video si è impiegato un connettore da scheda per cavo
coassiale (SMB), in modo da schermare eventuali interferenze elettromagnetiche e rendere l’innesto aﬃdabile. Gli altri connettori sono normali connettori da laboratorio visto che per il lancio i bus realizzati in
cavo ﬂat verranno direttamente saldati sulla scheda, in modo da evitare
possibili sconnessioni legate alle vibrazioni.
Note di layout: il layout della scheda è stato realizzato sulla base dello
schematico implementato in ambiente ORCAD10, tenendo conto delle
prescrizioni per le altezze utili dei componenti dettate dalla prossimità
del preampliﬁcatore e del sistema meccanico per la dissipazione del
calore sviluppato dalla cella Peltier. Per quanto possibile si è cercato
di separare la sezione digitale (switches, ADC) dagli stadi analogici per
evitare possibili fenomeni di rumore indotto dal crosstalk dei segnali.
Nei punti critici del circuito sono stati predisposti dei test points in
modo da agevolare le misure per le prove e il collaudo di laboratorio.
La scheda, in vetronite, ha richiesto quattro strati per lo sbroglio.
3.2
L’interfaccia software per le misure sulla
scheda di campionamento e conversione
A/D
La maggior parte dei software per la gestione di camere CCD per applicazioni scientiﬁche sono basati su linguaggi di programmazione a basso livello
63
e consistono spesso in applicazioni a linea di comando o semplici interfacce
graﬁche che consentono di svolgere le operazioni elementari per la gestione
delle relative camere.
Questi software, pur permettendo una certa versatilità nella modiﬁca dei
parametri di gestione di una camera, non sono intuitivi e spesso consentono
l’aggiornamento dei parametri soltanto andando a modiﬁcare il codice originario, generalmente criptico, quando disponibile. Per un utente inesperto
è quindi facile commettere errori in fase di upgrade del software e, in un
gruppo di ricerca, è pratica comune delegare una persona allo sviluppo del
software e alla modiﬁca dei parametri durante la fase di sviluppo e di test
del dispositivo progettato.
Partendo da questo punto di vista, nell’ottica di sviluppare un software
adatto alla fase di test e debug della camera per il coronografo UVCI di SCORE, abbiamo realizzato il software per il prototipo di laboratorio seguendo
uno schema versatile, modulare e facilmente adattabile alla fase di debug
dell’intera camera e della scheda di campionamento e conversione A/D.
Per realizzare un’interfaccia graﬁca user-friendly, ma allo stesso tempo
potente e versatile, abbiamo deciso di utilizzare la piattaforma graﬁca LabVIEW 6i di National Instruments, largamente impiegata nello sviluppo di
software di alto livello per la gestione di strumentazione da laboratorio. LabVIEW possiede le medesime caratteristiche e i tools di sviluppo di linguaggi
comuni come il C o la sua evoluzione graﬁca orientata alla gestione di oggetti, come il Visual C++. Quindi, dal punto di vista delle strutture logiche,
non possiede alcuna limitazione che porti ad escluderlo nell’utilizzo come
piattaforma di sviluppo per software di gestione di una camera CCD.
Le motivazioni principali che hanno portato alla selezione di questa piattaforma di programmazione possono essere riassunte nei seguenti punti:
• lo sviluppo di un’interfaccia graﬁca user-friendly è sicuramente preferibile in fase di progettazione congiunta della camera e dello stesso
64
software e permette la manipolazione del codice anche a personale non
esperto;
• lo sviluppo del codice di gestione modulare e versatile del prototipo di
laboratorio consente di avere una base adeguabile per la fase di test e
debug del modello di volo;
• alcune funzionalità della piattaforma, quale la possibilità di condividere i dati e gestire il software tramite protocollo TCP/IP, consentono la
modiﬁca dei parametri, l’acquisizione, la visualizzazione e l’elaborazione dei dati da remoto. È possibile infatti conﬁgurare i parametri del
CCD, inizializzare il sensore e controllare altri importanti parametri
come la temperatura della cella Peltier e i tempi di esposizione relativi
all’apertura dell’otturatore. Inoltre è possibile eseguire l’upgrade del
software residente nel microcontrollore (PIC) del sequencer e, tramite questo, implementare gli schemi elettrici aggiornati nella CPLD ed
eﬀettuare il debug remoto del sistema;
• LabVIEW è stato sviluppato per i principali sistemi operativi e consente di lavorare su piattaforma unica durante lo sviluppo della camera e
l’analisi dei dati (spesso eﬀettuata in ambiente Unix o Linux in ambito
astronomico);
• National Instruments fornisce anche il software e l’hardware per l’acquisizione dei dati, il che si traduce in una piena compatibilità fra il sistema
di acquisizione e la camera, disponibilità dei drivers ed ottimizzazione
delle prestazioni.
In fase di test del prototipo di laboratorio ed in particolare della scheda
di campionamento e conversione A/D ho impostato il trasferimento dei dati
verso il PC in modalità parallela tramite la scheda di acquisizione NI6534.
Questa è caratterizzata da 32 M B di memoria on-board e da una velocità
massima di trasferimento dei dati pari a 80 M b/s. La NI6534 è una scheda
a 32 bits di I/O che consente di gestire l’acquisizione dei dati anche da due
65
ampliﬁcatori d’uscita (con intervallo dinamico a 16 bits) del medesimo CCD.
Può essere installata in uno slot PCI di un desktop o essere usata tramite
un laptop con apposito adattatore PCMCIA.
Figura 3.3: Esempio dei tools per la visualizzazione dell’istogramma e del
proﬁlo.
Partendo dalla versione del software di acquisizione per il prototipo di
laboratorio, ho mantenuto il core per l’inizializzazione della scheda di acquisizione, per l’impostazione del formato delle immagini e il pixel rate ed
inﬁne i tools per la visualizzazione dell’immagine (sostanzialmente immagini
di rumore, per la fase di debug del CDS) e l’elaborazione dei dati. Ho modiﬁcato quindi l’interfaccia graﬁca originaria inglobando fra i tools anche uno
66
appositamente progettato per l’eﬀettuazione della trasformata di Fourier sui
dati e la visualizzazione dello spettro di potenza.
Oltre ad acquisire le immagini e salvarle in formato proprietario, il software consente anche di esportarle nei formati comuni (.bmp, .tif, ecc.) per
la loro successiva elaborazione con software dedicati o eseguire direttamente le principali operazioni di statistica sui valori dei pixels attraverso la
visualizzazione dell’istogramma e del proﬁlo (Figura 3.3).
Figura 3.4: Esempio di utilizzo del tool per la selezione delle aree.
Gli operatori statistico-matematici disponibili consentono di visualizzare
immediatamente i valori massimo e minimo, la media, la deviazione standard e la varianza. Questi valori possono essere dedotti direttamente dal set
completo dei campioni riguardante l’intero frame o su un sottoinsieme dell’immagine visualizzata, attraverso un apposito tool di selezione di un’area
a forma qualsiasi (Figura 3.4). È possibile inﬁne visualizzare l’immagine in
bianco e nero o in falsi colori secondo una variegata palette. Ciò consente di
evidenziare meglio eventuali periodicità spaziali del rumore sull’immagine.
67
3.3
Misure sulla scheda di campionamento e
conversione A/D
Le misure ed i test da me svolti sulla scheda di campionamento e conversione
sono stati fondamentalmente indirizzati alla veriﬁca del funzionamento dei
singoli stadi, alla determinazione del contributo di rumore apportato dagli
stessi al rumore totale prodotto dalla scheda e alla sua riduzione. Questo mi
ha consentito di determinare la dinamica eﬀettiva (numero dei bits eﬀettivi)
associata al processo di campionamento e conversione A/D.
Ho eﬀettuato le misure seguendo due metodologie basate su strumenti
diversi, confrontando i risultati passo dopo passo. La prima fa uso di un
voltmetro r.m.s. per le misure di rumore in tensione sui singoli stadi. Il
voltmetro in questione (un multimetro Fluke 189 ) è caratterizzato da una
sensibilità di 1 µV , un oﬀset di circa 10 µV ed una banda passante di 100
kHz.
La seconda utilizza lo stadio di conversione A/D eﬀettivamente montato
sulla scheda CDS/ADC, la scheda di acquisizione, il software per l’acquisizione e la visualizzazione delle immagini e un impulsatore. Infatti grazie
all’utilizzo di un impulsatore HP 81104A impostato per generare continuamente il segnale di start convert per l’ADC ad una frequenza prestabilita (300
kHz nel caso delle misure presentate) è possibile acquisire i dati (i 16 bits)
tramite la scheda di acquisizione e visualizzare l’immagine in un formato predeterminato tramite il software di acquisizione. Detto formato corrisponde
ad una matrice di n × m pixels equivalenti ad un ugual numero di impulsi
di ﬁne conversione (busy) generati dall’ADC e contati dal software. Il ﬂusso
dei dati provenienti dalla scheda di acquisizione corrisponde ad un data-rate
a 16 bits alla frequenza di conversione del segnale video processato (timing
di 3.3 µs @300 kHz).
Riorganizzando nell’ordine temporale di lettura i valori in ADU dei singoli pixels che costituiscono la matrice del sensore e quindi l’immagine visualizzata, è possibile osservare l’andamento del segnale video in funzione del
68
tempo ed eﬀettuare l’analisi nel dominio delle frequenze tramite trasformata
di Fourier, determinando le frequenze corrispondenti ad eventuali contributi
di rumore.
Seguendo la seconda metodologia si ha a che fare con un apparato di
misura con sensibilità dell’ordine dei 75 µV (corrispondente al valore in tensione di 1 LSB) ed una banda passante di circa 2 M Hz (corrispondente alla
frequenza di taglio del ﬁltro dello stadio pilota posto in ingresso all’ADC).
In questo caso è possibile determinare il rumore apportato dai singoli
stadi e il rumore totale corrispondente a tutta la catena di trattamento del
segnale in conﬁgurazione statica e dinamica.
La misura in conﬁgurazione dinamica consiste nella valutazione del rumore totale generato da tutta la catena di trattamento del segnale, comprendente lo switch digitale, che viene alimentato e fatto aprire e chiudere attraverso
i segnali di clamp e sample generati da un altro impulsatore alla frequenza
desiderata per l’acquisizione dei dati.
La conﬁgurazione dinamica è profondamente diversa da quella statica in
quanto coinvolge alternativamente conﬁgurazioni circuitali relative alle fasi
di clamp e sample ﬁltrate diversamente. Infatti, durante la lettura di un
pixel, gli stadi di clamp e sample mutano conﬁgurazione e ﬁltrano in istanti
prestabiliti ed in schemi ben determinati il segnale video.
Per le misure di rumore relative alla conﬁgurazione dinamica occorre quindi generare anche i segnali di clamp e sample. Ho quindi generato questi segnali con un altro impulsatore HP 81104A sincronizzato con quello relativo
allo start convert. Lavorando alla frequenza di acquisizione di 300 kHz si
impostano per i segnali di clamp e sample durate pari a 1 µs ed un ritardo
del sample e dello start convert sul clamp rispettivamente di 600 ns e 2 µs
(Figura 3.5). Essendo un segnale di tipo negato, lo start convert abilita la
conversione sul fronte di discesa.
Esaminiamo quindi passo dopo passo il rumore prodotto dai singoli stadi,
in conﬁgurazione statica, seguendo la seconda metodologia di valutazione. La
valutazione del rumore in conﬁgurazione dinamica (la conﬁgurazione eﬀettiva
69
Figura 3.5: Segnali di clamp, sample e start convert per la frequenza di
acquisizione di 300 kHz, generati dagli impulsatori HP 81104A.
di funzionamento) si eﬀettua secondo la medesima metodologia, su tutta la
catena di trattamento del segnale. Le misure sono eseguite utilizzando la
scheda di acquisizione (PCI ) collegata ad un laptop tramite un’apposita
interfaccia PCI-PCMCIA.
Tutte le misure si riferiscono ad una matrice di 512 × 512 pixels (262144
campioni), corrispondenti ad altrettanti segnali di busy generati dal convertitore e contati dal software di acquisizione. Tale scelta è consistente con la
matrice del sensore per la camera CCD di SCORE, dato che verrà utilizzata
in modalità binning 2 × 2.
La procedura per determinare il rumore inizia montando lo stadio di
output della scheda CDS/ADC, ossia il convertitore con la sezione relativa
alla propria alimentazione (REF, AVDD, DVDD), veriﬁcando innanzitutto
la generazione dei bits da parte dell’ADC con un oscilloscopio (Figura 3.6) e
valutando in ADU (o LSBs) il rumore associato a tale stadio. Da un confronto
con il rumore teorico, indicato dalle speciﬁche dell’ADC (≤ 1 LSB), si può
70
contare su un riferimento per la determinazione del rumore apportato dagli
altri stadi, in fase statica e dinamica.
Figura 3.6: Visualizzazione all’oscilloscopio dei quattro bits meno signiﬁcativi
con gli ingressi del convertitore posti a massa.
L’alimentazione dello stadio di conversione (+5 V ) viene fornita tramite
un alimentatore da banco ISO-TECH IPS-2010. Cortocircuitando fra loro e a
massa gli ingressi diﬀerenziali del convertitore ed esaminando tramite l’interfaccia software l’immagine di rumore ho rilevato una deviazione standard di
0.4 ADU, consistentemente con il valore fornito dalle speciﬁche dell’AD7677.
Questo dato consente di procedere con le successive misure di rumore.
Il passo seguente consiste nel montare lo stadio diﬀerenziale d’ingresso
del convertitore A/D, cortocircuitando verso massa il suo ingresso. Eseguita
la misura, la statistica sull’immagine di rumore ha mostrato una deviazione
standard pari a 2.5 ADU e la forma non perfettamente gaussiana della curva
corrispondente al set di dati (Figura 3.7). In particolare ho notato un numero
ridotto di conteggi in corrispondenza di alcuni valori dell’intervallo dinamico
coperto dall’ADC. Nonostante la piccola dispersione del set di dati (2.5 ADU
71
su 65536) il fenomeno è abbastanza evidente e potrebbe dipendere da una
non perfetta accuratezza dell’apparato di misura.
Figura 3.7:
Istogramma relativo all’immagine di rumore con stadio
diﬀerenziale di driver montato ed ingressi cortocircuitati a massa.
Successivamente ho montato il circuito per la generazione della tensione di reference per la coppia diﬀerenziale dello stadio di sample, la stessa
coppia e il buﬀer costituito dall’operazionale AD8021, relativo al medesimo
stadio. La tensione di riferimento si ottiene attraverso la regolazione di un
trimmer il cui rapporto di partizione deﬁnisce la tensione d’ingresso dell’operazionale, in modo da avere un output dello stadio pilota ricadente all’interno
dell’intervallo di ingresso dell’ADC.
La misura ha fornito una deviazione standard corrispondente ad un rumore iniziale di circa 2.5 ADU, ridotto successivamente ad 1.5 ADU migliorando
l’accuratezza di montaggio del circuito, ed un set di dati a forma tendenzialmente gaussiana (Figura 3.8). Essa è indipendente dalla sostituzione o meno
del trimmer con un partitore resistivo equivalente a resistenze di precisione,
in linea di principio meno rumoroso.
72
Figura 3.8: Istogramma relativo all’immagine di rumore con il reference e lo
stadio di sample montati.
Successivamente, sulla base delle curve fornite con le speciﬁche delle coppie diﬀerenziali SST 404, ho proceduto all’ottimizzazione degli stati di polarizzazione delle medesime, agendo sui valori delle resistenze sui sources e
di polarizzazione. Le nuove condizioni di polarizzazione hanno ridotto il rumore, infatti la statistica eseguita sulla successiva immagine di rumore ha
presentato una σ pari a 0.7 ADU (Figura 3.9).
Nel passo seguente ho montato lo stadio buﬀer di clamp con l’operazionale AD8021 e la corrispondente coppia diﬀerenziale SST 404 in ingresso
(polarizzata come quella precedente). L’ingresso, rappresentato dal condensatore di clamp, è posto a massa. In sostanza lo stadio di campionamento
e conversione A/D è tutto montato tranne lo switch digitale DG403. In
tale conﬁgurazione ho notato un aumento del rumore, con una deviazione
standard dei campioni intorno ai 2 ADU. Probabilmente l’innalzamento del
rumore dipende dalla scelta non ottimale, per la conﬁgurazione statica, del
valore della capacità del condensatore in contro-reazione al buﬀer di clamp.
73
Figura 3.9: Istogramma relativo all’immagine di rumore con condizioni di
polarizzazione della coppia diﬀerenziale ottimizzate.
Ho selezionato il valore corretto di tale capacità durante il ciclo delle misure
dinamiche.
L’ultima misura descritta ha concluso il ciclo dei tests di tipo statico.
Per determinare il livello di rumore prodotto dalla catena di processamento del segnale in fase dinamica ho saldato sulla scheda CDS/ADC anche
l’ultimo componente: lo switch digitale DG403. Questo viene alimentato e
fatto aprire e chiudere con le temporizzazioni opportune grazie ai segnali di
controllo (il clamp e il sample) generati da un impulsatore. Il livello di rumore nella situazione dinamica è rimasto sostanzialmente invariato, per cui
ho potuto concludere che lo switch digitale e i segnali che lo pilotano non
apportano ulteriore rumore (Figura 3.10).
Ho eseguito tutte le misure descritte alimentando il circuito di campionamento e conversione A/D attraverso il prototipo della scheda per l’alimentazione della camera e per la generazione delle tensioni di bias per il sensore, a
sua volta alimentata con un alimentatore da banco Metrix AX 502 (+28 V ),
74
Figura 3.10: Istogramma relativo all’immagine di rumore con tutto il CDS
montato - condizioni dinamiche.
che trasforma la tensione di rete. I livelli di tensione a ±15 V sono forniti
quindi attraverso gli alimentatori di tipo switching (TRACO) della scheda,
mentre i +5 V con un alimentatore stabilizzato.
Con questo setup strumentale ho determinato un rumore corrispondente
ad una σ pari a 2 ADU e un disturbo alla frequenza di rete (50 Hz) osservabile
attraverso l’analisi di Fourier eﬀettuata tramite il tool FFT del software in
LabVIEW. Sostituendo l’alimentatore da banco con una batteria da 24 V
(riproducendo cosı̀ le condizioni di volo) e schermando opportunamente i
cavi di alimentazione ho ridotto il rumore, portandolo intorno a 1.5 ÷ 1.7
ADU grazie all’assenza del disturbo a 50 Hz.
Probabilmente il rumore misurato dovrà essere ulteriormente abbattuto
ma, allo stato attuale di avanzamento del progetto, in cui stiamo mettendo
a punto la progettazione e realizzazione del sequencer e del preampliﬁcatore,
attendiamo di testare il sistema nel suo complesso. D’altra parte la generazione attraverso il sequencer dei segnali di controllo del CDS e del convertitore
75
e la presenza del preampliﬁcatore possono dar luogo a rumore aggiunto la
cui causa intrinseca può essere studiata solamente a livello di sistema e non
di singola scheda.
Infatti, relativamente alla fase di test del prototipo di laboratorio ho
potuto notare diﬀerenze sostanziali nella determinazione del contributo al
rumore totale apportato dalle schede singolarmente con il rumore totale della
camera CCD a livello di sistema.
Con il perfezionamento delle misure dovrà essere indagata la leggera non
gaussianità dell’istogramma, probabilmente introdotta a causa della non perfetta accuratezza del sistema di acquisizione. Infatti per queste misure utilizzeremo il sistema deﬁnitivo di acquisizione SpaceWire, in fase di test e
debug, veriﬁcando o meno l’ipotesi di scarsa accuratezza dell’apparato di
misura usato.
Riassumendo, il rumore prodotto dall’elettronica di campionamento e
√
conversione A/D in ADU corrisponde a circa 3 nV / Hz riportati in ingresso al preampliﬁcatore, ossia a meno di 1 e− r.m.s. Ricordando che il
preampliﬁcatore produce un rumore teorico riportato in ingresso dell’ordine
di grandezza di 0.5 e− r.m.s. e considerando che le speciﬁche del sensore
CCD47-20 riportano per la frequenza di lettura di 300 kHz un rumore di
circa 4 e− r.m.s. sullo stadio di uscita del sensore, si conclude che la catena
di ampliﬁcazione e trattamento del segnale introduce un rumore inferiore alla
metà di quello generato nello stadio di output del sensore.
Considerando inoltre che la full-well capacity del CCD è dell’ordine dei
100 ke− /pixel, la massima dinamica sfruttata si attesta intorno a 84.5 dB,
corrispondenti a circa 14 bits eﬀettivi. Questi sono in teoria ancora suﬃcienti
per ottenere buone immagini della corona solare nel canale spettrale visibile,
tuttavia, per raggiungere la massima dinamica consentita dalle speciﬁche del
sensore, dovremo ridurre ulteriormente il rumore, portandolo a 2 e− r.m.s.
o rilassare il target di 300 kHz per la frequenza di acquisizione. A causa del
breve tempo a disposizione per l’esperimento, questo può signiﬁcare ridurre
il set di immagini da acquisire.
76
3.4
Test e misure a livello di sistema
Per completezza nella descrizione della procedura di caratterizzazione di una
camera CCD a livello di sistema, non potendo attualmente fornire le caratteristiche globali delle camere CCD di SCORE, in via di assemblaggio, riporterò
in questo paragrafo alcune prove e misure da me eﬀettuate sul prototipo di
laboratorio durante il primo anno di dottorato. Queste sono servite per ottimizzare il prototipo e a stabilire una procedura collaudata per eﬀettuare i
tests e le misure sul successivo modello di volo.
Come descritto nel primo capitolo, il prototipo è caratterizzato dalla classica conﬁgurazione di una camera CCD. Esso infatti è composto fondamentalmente da un controller e da una testa, oltre al sistema di raﬀreddamento
termoelettrico a cella di Peltier e liquido refrigerante.
Il controller (Figura 3.11) è la parte principale della camera dato che
ospita le schede elettroniche necessarie al suo funzionamento, per l’acquisizione delle immagini e, in generale, per eﬀettuare qualsiasi azione richiesta
ad alto livello dall’interfaccia software in LabVIEW. Esso è caratterizzato da
un’architettura modulare. Ciò contribuisce alla sua ottima versatilità, dato
che ciascuna scheda può essere facilmente rimossa e sostituta da un’altra.
Questa caratteristica porta a molti beneﬁci in fase di test, infatti grazie ad
una scheda di prolunga è possibile estrarre le altre schede ed eﬀettuare tutte
le prove e misure necessarie ad ottimizzare la camera a livello di sistema.
La testa della camera (Figura 3.12) ospita, invece, il sensore, l’elettronica
di prossimità e la cella Peltier per il raﬀreddamento, collocata su un modulo
per il circolo del ﬂuido refrigerante a circuito chiuso. Essa è caratterizzata
da un disegno modulare, il che consente la veloce sostituzione del sistema di
raﬀreddamento, del preampliﬁcatore o dei ﬁltri per il wave-shaping.
Allo scopo di eﬀettuare i test di acquisizione delle immagini a diversi
pixel rates (grazie alla massima versatilità del sequencer nella generazione
delle fasi e dei segnali di controllo per la lettura del sensore) ho ottimizzato
il sequencer, il clock driver e la scheda per la generazione delle tensioni di
77
Figura 3.11: Il controller del prototipo con il suo case modulare. Da sinistra a
destra i seguenti moduli: CDS/ADC, clock driver e bias generator, sequencer,
tre moduli per le alimentazioni, il modulo di controllo della temperatura della
cella Peltier.
Figura 3.12: La testa del prototipo di laboratorio.
polarizzazione per uno speciﬁco sensore, il P86520 di EEV 4 .
4
Ragione sociale originaria di E2V
78
La procedura deﬁnita per i test a livello di sistema consiste nell’impostazione dei parametri del sequencer per la generazione dei clocks digitali, nella
regolazione dei ﬁltri di wave-shaping per le fasi analogiche sul clock driver
e nella minimizzazione del rumore sulle tensioni di polarizzazione, tramite
la regolazione di alcuni ﬁltri. Successivamente si passa all’acquisizione delle
immagini, testando cosı̀ tutti i componenti hardware e software della camera.
Il sensore impiegato consiste in un CCD di 578 × 578 pixels, del tipo
televisivo ad architettura frame transfer, ma utilizzato come full-frame 5 . La
scelta di utilizzare un CCD televisivo, anziché scientiﬁco, è preferibile nella
fase di test, visto che esso non ha bisogno di essere raﬀreddato ed i suoi pins
sono protetti dagli eﬀetti provocati dall’accumulo di cariche elettrostatiche.
Test e misure sul sequencer
Date le speciﬁche dei clocks analogici per il funzionamento del sensore
P86520, ho utilizzato un analizzatore di stati logici (TLA601 di TEKTRONIX ) per veriﬁcare l’esatta generazione delle fasi verticali ed orizzontali per
lo scorrimento della carica e la lettura del CCD. L’analizzatore di stati logici
utilizzato è caratterizzato da 32 canali d’ingresso ed è ideale per avere una
panoramica generale della qualità della generazione dei clocks.
Ho veriﬁcato quindi la corrispondenza fra i parametri impostati via software per la generazione delle fasi e i segnali digitali visualizzati dall’analizzatore, ed in particolar modo il numero, le durate e i ritardi dei clocks associati
alle fasi verticali ed orizzontali per la lettura dell’intero sensore.
Ho esaminato inizialmente la generazione dei clocks ad un pixel rate di
62.5 kpx/s con un master clock di 10 M Hz. Nella Figura 3.13 è messa in
evidenza la transizione fra la lettura seriale dell’ultimo pixel di una riga (a
sinistra), il trasferimento verticale (al centro) e la lettura seriale di una nuova
riga (a destra). In particolare, la ﬁgura mostra la transizione fra la lettura
5
I sensori di tipo full-frame diﬀeriscono dai frame-transfer, come quello impiegato per
SCORE, per l’assenza della matrice di storage dell’immagine. La carica relativa ad ogni
pixel viene quindi trasferita immediatamente verso il nodo d’uscita del sensore.
79
dell’ultima riga della matrice CCD (l’immagine da acquisire) e la scansione
continua successiva, necessaria a rimuovere la corrente di buio dai pixels del
sensore.
Figura 3.13: Visualizzazione della generazione dei clocks @ 62.5 kpx/s con
master clock di 10 M Hz.
Con questo tipo di misure si può veriﬁcare la corretta generazione delle
fasi, modiﬁcando la durata dei clocks e i loro ritardi, il formato delle immagini e il pixel rate.
Test e misure sul clock driver
Il clock driver svolge la funzione di adattamento dei livelli di tensione
delle fasi richieste dal particolare sensore usato, di buﬀer e di wave-shaper di
tali segnali per mezzo di ﬁltri. Nell’intento di regolare i livelli di tensione delle
fasi, è suﬃciente aggiustare i valori di alcuni trimmers, e conseguentemente
le tensioni di riferimento generate da alcuni regolatori di tensione.
80
Figura 3.14: In alto: fasi verticali @ 100 kpx/s.
In basso: una vista
dettagliata del limite di rise/fall di un clock.
Al ﬁne di veriﬁcare l’eﬃcienza del clock driver nell’adattamento dei livelli
di tensione ad un certo pixel rate, si devono dimensionare i ﬁltri passa-basso
sulle fasi seguendo la seguente espressione:
tr 2.2RC Tp /10
(3.1)
dove Tp è il periodo del pixel, tr il rise-time del clock considerato e R e C i
valori di resistenza e capacità del corrispondente ﬁltro RC.
Successivamente si visualizzano e si analizzano i clock ﬁltrati ed aggiustati
per mezzo di un oscilloscopio (nel caso speciﬁco un LeCroy digitale), in modo
81
da veriﬁcare il corretto andamento. Nella Figure 3.14 e 3.15 sono visualizzati
rispettivamente i clocks verticali ed orizzontali ad un pixel rate di 100 kHz.
Figura 3.15: Fasi orizzontali @ 100 kpx/s.
Si deve veriﬁcare che le fasi orizzontali e verticali presentino i livelli corretti di tensione e che siano rispettati i parametri temporali di funzionamento
per il sensore (durate e ritardi).
Test e misure sul bias generator
Il generatore delle tensioni di polarizzazione produce i livelli DC di tensione per lo stadio d’uscita del sensore. Dato che il rumore sulle tensioni
di polarizzazione si somma in quadratura al rumore generato all’interno del
sensore (tipicamente qualche µV ), è fondamentale mantenerlo ben al di sotto
di quest’ultimo. Per tale ragione, lo scopo principale delle misure eseguite
sul bias generator consiste nel caratterizzare il rumore r.m.s. relativo alle
tensioni di polarizzazione.
Per eﬀettuare le misure ho utilizzato un multimetro digitale (HP34401A)
come voltmetro r.m.s. Questo possiede una sensibilità di 0.1 µV ed è caratterizzato da una frequenza massima di campionamento di circa 5.5 Hz. Si
eﬀettuano quindi le misure in assenza e in presenza dei clocks, nell’intento di
veriﬁcare l’inﬂuenza del rumore da essi apportato nei confronti della situa82
zione stazionaria. I risultati delle misure hanno mostrato un livello di rumore
di circa 4 µV r.m.s., consistentemente con il rumore d’uscita caratteristico
del sensore impiegato. Inoltre, la statistica sui campioni ha mostrato un andamento perfettamente gaussiano, caratteristico del rumore bianco.
Test di acquisizione delle immagini
Al termine delle misure appena descritte ho eﬀettuato l’ultimo e più
signiﬁcativo test a livello di sistema: l’acquisizione delle immagini.
Figura 3.16: Immagine del test target @ 100 kpx/s.
Questo è stato eseguito per diversi pixel rates, in modo da veriﬁcare tramite i tools per la statistica sulle immagini, il livello di rumore corrispondente
ad ogni frequenza di acquisizione. In particolare ho usato prevalentemente
i tools per la visualizzazione dell’istogramma e del proﬁlo relativi alle immagini, in modo da evidenziare la presenza di eventuali patterns di rumore
associabili a cause esterne (es. interferenze) e la forma della curva relati83
va alla statistica sui campioni. Per sorgenti di rumore bianco questa deve
risultare esattamente gaussiana.
Figura 3.17: Immagine del test target @ 500 kpx/s.
Il soggetto delle immagini consiste in una mira con alcune ﬁgure geometriche di riferimento e il nome del laboratorio.
Le immagini riportate nelle Figure 3.16 e 3.17, per le frequenze di acquisizione di 100 kpx/s e 500 kpx/s, mostrano un leggero degrado del rapporto
S/N al crescere del pixel rate.
Questo è comprensibile, dato i maggior restringimenti a livello temporale
dei segnali di clocks e comunque è stato ridotto con un processo iterativo di
regolazione dei ﬁltri passa-basso posti sulle fasi adattate dal clock driver e
sulla scheda del preampliﬁcatore. Purtroppo, le mediocri caratteristiche del
sensore televisivo non hanno permesso di lavorare con un’alta dinamica, il
che si manifesta esplicitamente sulla qualità delle immagini.
84
3.5
Riepilogo
In questo capitolo ho riassunto e giustiﬁcato le scelte progettuali da me eﬀettuate per la realizzazione della scheda di doppio campionamento correlato e
conversione A/D per la camera CCD del coronografo UVCI di SCORE. Ho
descritto anche una procedura consolidata per la determinazione del rumore
nei vari stadi della scheda CDS/ADC e più in generale a livello di sistema,
messa a punto per il prototipo di laboratorio. Ho riportato inoltre le principali misure di rumore eﬀettuate tramite l’elettronica montata sulla scheda e
alcuni accorgimenti per la sua riduzione.
Generalmente questi accorgimenti riguardano l’ottimizzazione del punto
di lavoro dei vari componenti, in funzione delle polarizzazioni e del dimensionamento corretto dei vari ﬁltri lungo la catena di trattamento del segnale.
Tuttavia ho evidenziato altre motivazioni che possono portare alla riduzione
del rumore, come la necessaria accuratezza nella messa a punto del setup
sperimentale e l’ottimizzazione dei segnali di controllo del processo di campionamento e conversione. Tali motivazioni si raﬀorzano in relazione all’eventuale integrazione della scheda oggetto di questo lavoro o di più schede
nello stesso chip, come il CDS e il sequencer.
Infatti, generalmente, la miniaturizzazione dell’elettronica di readout del
sensore e di generazione dei segnali di controllo per la gestione di una camera
CCD è quasi sempre sinonimo di maggiore immunità dai disturbi esterni e
maggiore aﬃdabilità dei segnali di timing relativamente al controllo dei ritardi. Oltretutto, se si esaminano anche altre caratteristiche positive derivanti
dal processo di integrazione, quali l’ingombro e la massa ridotti, il basso consumo e la possibilità di lavorare a frequenze superiori, vale la pena prendere
seriamente in considerazione la possibilità di integrare questa sezione della
camera. Questo sarà l’argomento dei rimanenti capitoli del mio lavoro di
tesi.
85
Capitolo 4
Verso l’integrazione della
scheda di campionamento
e conversione A/D
In questo capitolo prenderò in considerazione la possibilità di integrare
la scheda di doppio campionamento correlato e conversione A/D descritta
ampiamente in precedenza, cosı̀ da poterla interfacciare direttamente con il
sensore CCD, ottenendo un sistema veloce, compatto e a basso rumore.
Per una miglior comprensione delle problematiche connesse al processo di
integrazione analizzerò separatamente lo stadio analogico di campionamento
del segnale video da quello di conversione A/D, in modo da valutare indipendentemente i rispettivi gradi di complessità. Valuterò, inoltre, per confronto,
il grado di complessità relativo ad un’altra conﬁgurazione circuitale impiegata
comunemente per eﬀettuare l’operazione di doppio campionamento correlato
nei sistemi per l’imaging digitale.
In tal modo potrò introdurre i concetti e le basi per il processo preliminare di studio rivolto all’integrazione del dispositivo. Infatti, nel capitolo
successivo, aﬀronterò la scelta dell’architettura del convertitore A/D e la sua
simulazione a livello comportamentale e di transistore.
86
4.1
Vantaggi di un circuito integrato CMOS
di interfaccia per sensori CCD
La scheda di trattamento e conversione del segnale video impiegata per le
camere1 CCD della missione SCORE fa uso di una circuiteria a componenti discreti. Nonostante la sua implementazione si sia dimostrata idonea al
raggiungimento degli obbiettivi della missione, la progettazione e la realizzazione di un ASIC 2 dedicato può presentare diversi vantaggi [26, 27], fra i
quali:
• compattezza: tutta la circuiteria analogica e digitale è contenuta in un
package di pochi mm2 , occupando meno spazio;
• consumo ridotto: in un progetto ad elettronica discreta i segnali devono attraversare molte connessioni fra i componenti. Pilotare le capacità associate a queste interconnessioni, con segnali ad alta frequenza,
comporta un consumo notevole di potenza. Con un approccio a circuito integrato la maggior parte dei segnali percorrono interconnessioni
on-chip a bassa capacità (dell’ordine del pF o inferiore) e quindi, a
parità di frequenza, sono richieste piccole correnti (dell’ordine dei µA)
per pilotare i segnali. I consumi risultano particolarmente bassi se si
impiegano transistori MOS complementari;
• costi di assemblaggio ridotti: un circuito integrato è costituito da un
singolo package, mentre un approccio a circuiti discreti comporta packages e componenti multipli;
• costi ridotti per le misure e i tests: un ASIC è un blocco funzionale
indipendente che può essere pre-testato; basterà prevedere nel layout
opportuni test-points per favorire i tests e il collaudo;
1
Infatti, anche per il canale EUV, si utilizzerà un circuito di processamento del segnale
video uguale a quello per il canale visibile.
2
Acronimo inglese di Application Specific Integrated Circuit.
87
• prestazioni superiori: un circuito integrato dedicato è sicuramente ottimizzato per la funzione che dovrà svolgere. Infatti lo stesso circuito
realizzato a componenti discreti fa prevalentemente uso di componenti
general-purpose;
• re-impiego: un ASIC opportunamente progettato può svolgere in maniera relativamente ﬂessibile diverse mansioni e quindi essere riutilizzato anche in camere non necessariamente ad uso spaziale.
Fra gli svantaggi possiamo citare, invece, i lunghi tempi di sviluppo e il
notevole costo totale di progettazione e realizzazione di un ASIC. Infatti in
funzione della tecnologia scelta per l’integrazione, il costo di realizzazione di
un circuito integrato dedicato può essere comparabile o addirittura superiore
alla somma dei costi equivalenti alla realizzazione delle parti discrete.
In linea di principio un ASIC per la digitalizzazione di segnali video può
generare anche i segnali di timing e di bias per il sensore CCD [28], inglobando
il sequencer ed il clock driver, come mostrato in Figura 4.1. Tuttavia per
semplicità e per un approccio graduale, in questa sezione prenderò in esame
l’integrazione dei soli stadi di campionamento e di conversione del segnale
analogico in modo da descrivere un circuito integrato per l’interfaccia verso
il sensore CCD di una camera per applicazioni veloci3 [29] e a basso consumo.
Infatti, oltre a ridurre l’ingombro e la potenza consumata, lo sviluppo di
un circuito integrato per l’elettronica di readout di un sensore CCD comporta
la possibilità di aumentare la frequenza di campionamento e di conversione
del segnale video il che si traduce, a parità di matrice, in un frame-rate più
alto. Inoltre il processo di integrazione rende il segnale video maggiormente
immune da interferenze elettromagnetiche esterne, mantenendo allo stesso
tempo un elevato rapporto S/N.
L’elevato frame-rate risulta cruciale nel monitoraggio di fenomeni ﬁsici
veloci, sia a terra che dallo spazio. Infatti, relativamente a missioni spaziali
3
Per applicazioni veloci, in questo contesto si fa riferimento ad un frame-rate dell’ordine
dei 10 f rame/s o superiore.
88
Figura 4.1: Diagramma a blocchi di un circuito integrato per il campionamento e la conversione A/D del segnale video in uscita da un sensore
CCD.
o sub-orbitali come quella descritta nella prima parte di questo lavoro, queste
sfrutterebbero tutti i beneﬁci associati all’uso di un circuito integrato nella
realizzazione della camera CCD oltre che a fornire un set di immagini più
ampio in relazione al breve tempo a disposizione per la ripresa di immagini (sempre che i ﬂussi fotonici lo permettano)4 . Fra tali beneﬁci possiamo
enunciare:
• lo spazio occupato e la massa ridotti ai minimi termini. Infatti lanciare
1 kg-massa di strumentazione nello spazio ha dei costi non indiﬀerenti;
• il basso consumo di potenza, fondamentale per strumentazione standalone alimentata da batterie;
4
Ovviamente il frame-rate è strettamente legato al tempo di integrazione necessario
alla formazione dell’immagine sul sensore.
89
• la quasi totale insensibilità al problema delle vibrazioni al momento del
lancio;
• in generale una maggiore aﬃdabilità e immunità dalle fonti di rumore esterne (spesso non trascurabili, a causa della vicinanza di altra
strumentazione di bordo).
Al ﬁne di comprendere le problematiche e il grado di complessità connesso
all’integrazione dello stadio di campionamento e conversione facciamo quindi
riferimento alla Figura 4.1 e formuliamo alcune ipotesi per gli obbiettivi da
raggiungere nel seguito di questo lavoro.
Tramite i segnali di clock generati dal sequencer e adattati dal clock driver
le cariche fotogenerate nella matrice del sensore vengono fatte scorrere pixel
a pixel producendo, attraverso il nodo di lettura del CCD, il tipico segnale
analogico in tensione (Figura 4.2).
Il segnale video è rappresentato da una forma d’onda pulsata, la cui ampiezza è proporzionale alla quantità di carica generata per eﬀetto fotoelettrico
all’interno del pixel. Lo stadio di uscita del CCD rappresenta l’ingresso per
lo stadio di ampliﬁcazione e campionamento del segnale video. La durata
del segnale relativo alla carica accumulata nel pixel è pari a circa metà del
periodo del singolo pixel. Tale proprietà deﬁnisce allora le caratteristiche
dinamiche nel progetto dell’elettronica di lettura. Infatti, prendendo come
riferimento una frequenza di campionamento e di conversione di 25 M Hz, il
periodo del singolo pixel resta ﬁssato in 1/(25M Hz) = 40 ns. In tal modo il
segnale pulsato è disponibile per Tpixel /2 = 20 ns.
Facendo sempre riferimento alla Figura 4.2 osserviamo che l’unica parte
del segnale video che porta informazioni riguardo la carica registrata nel singolo pixel è rappresentata dall’ampiezza dell’impulso, cosicché questa viene
mantenuta per tutta la durata del periodo.
Avendo a disposizione l’ampiezza dell’impulso per tutto il periodo si facilitano le operazioni di campionamento del segnale all’interno dell’ADC, ri-
90
Figura 4.2: Stadio di output di un sensore CCD e tipica forma d’onda in
tensione alla sua uscita. In basso i segnali di clamp, sample e il segnale video
trattato e ampliﬁcato pronto per l’ingresso del convertitore A/D.
ducendo anche il rumore in ingresso al convertitore diminuendo la frequenza
di taglio del ﬁltro posto al suo ingresso.
Inoltre si facilitano le operazioni svolte dai comparatori dell’ADC, che
possono lavorare ad una frequenza di campionamento dimezzata. Ciò comporta il rilassamento delle caratteristiche dei componenti e un consumo ridotto di potenza.
Generalmente, il circuito di trattamento del segnale analogico adatta il segno del segnale video in modo che ad un valore positivo maggiore corrisponda
un maggiore accumulo di carica nel pixel.
Inoltre, lo stesso segnale video è caratterizzato da un transiente in corrispondenza del fronte di discesa della fase di reset dell’omonimo FET con-
91
tenuto nell’ampliﬁcatore di output del CCD. Questo transiente può essere
dell’ordine di alcune centinaia di mV , e quindi l’elettronica di trattamento
deve consentire un buon slew-rate ed un ampio swing del segnale d’ingresso,
in modo da non compromettere la forma del segnale video, soprattutto in
corrispondenza dei livelli su cui avviene il campionamento.
L’uscita di tale circuito dovrà poi soddisfare i requisiti di ingresso del
convertitore, quali la corrente di drive dell’ADC, l’ampiezza massima del
segnale campionato e la possibilità di regolarla su un livello variabile per
compensare l’eventuale errore di oﬀset nella catena di trattamento del segnale
analogico.
Per ottenere un ampio intervallo dinamico e una bassa distorsione nel
processo di conversione A/D è quindi importante porre attenzione al circuito
analogico di interfaccia con il convertitore. Molti ADC in commercio sono
progettati in modo tale da poter essere interfacciati senza la necessità di un
ampliﬁcatore driver al loro ingresso. A volte, persino un driver a bassa distorsione, se non ben calibrato, può degradare le prestazione del convertitore.
Se il convertitore richiede un buﬀer che lo piloti, questo deve essere progettato e selezionato con cura in modo tale che il suo rumore intrinseco e la
distorsione prodotta siano inferiori a quelle dell’ADC.
Riassumendo, per elaborare correttamente il segnale video in uscita dal
sensore CCD e allo stesso tempo fornire un segnale adattato per l’ingresso del
convertitore, il circuito di campionamento integrato deve soddisfare i seguenti
requisiti:
• basso rumore, guadagno lineare, banda larga;
• ampliﬁcazione variabile durante il processo di campionamento, magari
programmabile attraverso l’impiego di DACs;
• matching delle impedenze;
• basso consumo (ottenibile tramite transistori MOS complementari e
limitando le capacità delle interconnessioni);
92
• calibrazione dell’oﬀset.
Rispettando questi requisiti si forniscono le basi per il campionamento e la
conversione A/D ottimale del segnale in ingresso al circuito integrato. In tal
modo le uscite dell’ADC consisteranno in una sequenza di parole digitali ad
ampia dinamica che rappresenteranno ﬁnemente il livello di carica presente
nei singoli pixels della matrice CCD.
Nei paragraﬁ successivi analizzerò il grado di complessità relativo all’integrazione dello stadio di pre-trattamento e campionamento del segnale, in
relazione al grado di complessità nell’integrazione dello stadio di conversione
A/D, in modo da stabilire l’approccio più conveniente per la deﬁnizione del
processo di integrazione.
4.2
Analisi della complessità nel processo di
integrazione del CDS
Per deﬁnire la complessità del processo di integrazione del circuito di campionamento del segnale video è necessario formulare ulteriori ipotesi riguardo
l’architettura da impiegare. Questa consentirà di individuare quali sono i
blocchi fondamentali che la costituiscono e di stabilire una linea guida per
giungere alla sua integrazione.
In linea di principio il doppio campionamento correlato può essere realizzato attraverso diverse tipologie di circuiti, fra le quali quella descritta
ampiamente nel capitolo 2 che sfrutta la tecnica di clamp e sample. Per
avere un quadro più ampio, riguardo alla complessità nell’integrazione di un
circuito CDS, consideriamo quindi almeno un’altra tipologia di circuito, ossia
il cosiddetto ”dual slope integrator ”. Quest’ultimo, insieme al clamp e sample rappresenta lo schema maggiormente adottato per eﬀettuare l’operazione
di doppio campionamento correlato nei sistemi di imaging.
Esso viene utilizzato generalmente in condizioni di basso ﬂusso fotonico,
in cui si ricorre all’integrazione della carica contenuta nei singoli pixels al
termine dell’esposizione. Il circuito CDS ad integratore trova impiego in
93
discipline scientiﬁche quali l’astronomia, la spettroscopia, la fotometria e la
microscopia ad alto ingrandimento.
Questo schema adotta un circuito leggermente diverso dal clamp e sample ma di fatto ugualmente sfruttabile per eseguire il doppio campionamento correlato. Il principio utilizzato viene comunemente indicato come sample and hold. Nella Figura 4.3 è riportato un disegno schematico utile alla
comprensione del suo funzionamento.
Figura 4.3: Schema per il doppio campionamento correlato con circuito dual
slope integrator e sample and hold.
Seguendo tale ﬁgura, il funzionamento del dual slope integrator si esplica
nei seguenti punti:
• all’inizio della sequenza di lettura il condensatore C2 viene scaricato
chiudendo lo switch SW2 , che resta chiuso per tutto il periodo di reset
del sensore;
• quando la tensione di output del circuito si è stabilizzata lo switch SW2
si apre e viene acquisito il primo campione tramite lo switch SW1 nella
posizione 1. In tale posizione il segnale, che ha attraversato lo stadio
invertente, è invertito di segno e la carica relativa al livello di reset
viene accumulata sulle armature della capacità C2 dell’integratore;
94
• il secondo campione viene acquisito dopo l’apertura dello switch di reset
del sensore, quando la carica accumulata nel pixel è trasferita dal CCD
verso il preampliﬁcatore A1 . In questa fase lo stadio invertente viene
bypassato e l’integratore riceve il segnale senza l’inversione di segno
operata dallo stadio invertente;
• lo switch SW1 si porta poi nella posizione 3, corrispondente alla fase di
hold. A causa dell’inversione di segno operata sul primo campione, la
carica ad esso associata viene sottratta dalla carica relativa al secondo
campione, in modo da eliminare il livello associato al rumore di reset;
• prima che l’operazione completa venga ripetuta, passando al successivo
pixel, la carica accumulata sulle armature del condensatore C2 viene
eliminata, chiudendo lo switch di reset SW2 posto ai suoi capi (clock
feedthrough).
Il dual slope integrator è leggermente più complesso del circuito descritto
nel capitolo 2, utilizzando un operazionale in più, ma presenta i seguenti
vantaggi rispetto ad un circuito di clamp e sample:
• è generalmente meno rumoroso, dato che i vari contributi al rumore vengono mediati nel tempo dallo schema ad integratore (anche se
il vantaggio dipende molto dal contenuto spettrale del rumore). Ciò
consente di sfruttare dinamiche elevate inserendo a valle quasi sempre
ADC a 16 bits;
• è possibile variare il guadagno dell’integratore e stabilire facilmente la
banda passante;
• il reset dell’integratore assicura che ciascuna lettura di pixel è indipendente dalla precedente (a meno del piccolo assorbimento dielettrico nel
condensatore di integrazione);
95
• la reiezione del rumore a bassa frequenza può essere ottimizzata facilmente aggiustando il guadagno relativo nelle due operazioni di campionamento;
• il ritardo fra la scarica del condensatore e l’integrazione del segnale può
essere regolato in modo da ottimizzare la linearità;
• si può eﬀettuare una semplice diagnostica variando le temporizzazioni
del processo di integrazione, determinando in tal modo l’oﬀset DC e il
rumore normalmente reiezionato dal dual slope integrator.
Il principale svantaggio del dual slope integrator risiede nella limitazione
del pixel rate massimo raggiungibile, identiﬁcabile nell’intorno della frequenza di 1 M Hz. Infatti l’integratore deve attendere il termine della scarica del
condensatore C2 (clock feedthrough relativo alla chiusura di SW2 ) prima di
iniziare ad integrare nuovamente il livello successivo. Ciò non avviene nel
circuito di clamp e sample ove il segnale di clamp è sempre alto durante il
reset feedthrough (relativo stavolta alla capacità di sensing del CCD), campionando al termine del periodo di reset e consentendo quindi pixel rates
superiori rispetto al dual slope integrator.
Dunque, tale conﬁgurazione circuitale non è sfruttabile per applicazioni particolarmente veloci, soprattutto se si utilizzano sensori a largo formato. Tuttavia può essere presa in considerazione per applicazioni veloci,
in cui la risoluzione spaziale non debba essere particolarmente spinta. Nonostante ciò, la motivazione principale della sua descrizione in questa sede
risiede soprattutto nella valutazione della complessità relativa alla propria
implementazione, confrontata con l’implementazione del circuito di clamp e
sample.
Il circuito relativo al dual slope integrator può essere ulteriormente complicato, relativamente alla quantità di componenti elementari (transistori) da
utilizzare per la sua implementazione, realizzando l’operazione di sample and
hold tramite un’architettura di tipo diﬀerenziale.
96
Facciamo riferimento alla Figura 4.4 dove viene rappresentato un ASIC
ancora più complesso comprendente un dual slope integrator diﬀerenziale, la
circuiteria per la generazione dei segnali di clock e le tensioni di bias del
sensore e il convertitore A/D. Nell’analisi della complessità relativa all’implementazione di tale ASIC prenderò in considerazione solamente il circuito associato all’operazione di doppio campionamento correlato, in modo da
confrontarlo con il circuito di clamp e sample descritto nel capitolo 3.
L’ingresso del circuito di campionamento è costituito dall’uscita del CCD
e disaccoppiato dal sensore attraverso il condensatore C1. Ciò permette
di eliminare una possibile componente DC del segnale video che potrebbe
danneggiare l’ASIC.
Figura 4.4: Diagramma a blocchi di un circuito integrato per il campionamento e la conversione A/D del segnale video in uscita da un sensore CCD
e dettaglio del CDS realizzato con dual slope integrator diﬀerenziale.
Lo stadio d’ingresso è costituito da un preampliﬁcatore a basso rumore,
con un guadagno ﬁssato. Il guadagno di questo stadio dev’essere abbastanza alto, ma non tale da compromettere la risposta in frequenza, in modo
97
da raggiungere un buon compromesso guadagno-banda passante. Inoltre il
preampliﬁcatore deve fornire una conversione del segnale da single-ended a
diﬀerenziale in modo da poter essere processato negli stadi successivi da tecniche diﬀerenziali. Infatti, la conﬁgurazione diﬀerenziale, oﬀre alcuni vantaggi,
specialmente in tecnologia CMOS. Fra questi possiamo citare:
• la reiezione del rumore di modo comune;
• l’immunità delle caratteristiche di linearità agli eﬀetti di distorsione del
secondo ordine.
Uno stadio di ingresso, come quello appena descritto, può essere realizzato
a livello integrato con poche decine di transistori MOS.
Gli switch SA ed SB con il condensatore C2 formano il circuito di sample and hold che campiona il segnale pulsato in uscita dal preampliﬁcatore,
tramite i segnali digitali necessari all’operazione. Esso produce beneﬁci sia
per la sezione analogica che digitale del circuito. Infatti, nella sezione analogica, il campionamento riduce la banda passante del segnale rendendolo
maggiormente immune da interferenze esterne, mentre nella sezione digitale campionare e mantenere il segnale in un intervallo temporale prestabilito
facilita il raggiungimento dei requisiti di ampiezza di banda per l’ingresso
dell’ADC. I circuiti per il campionamento del segnale si realizzano con pochi
transistori MOS.
A valle del condensatore di hold C2 è posto un ampliﬁcatore a guadagno
variabile, che svolge la funzione di integratore. Esso permette di regolare il
guadagno della catena di trattamento del segnale, in modo da poterla interfacciare con vari sensori CCD, e di calibrare l’uscita per l’intervallo di
tensione in ingresso all’ADC. Il guadagno dell’ampliﬁcatore può essere stabilito da un DAC, pilotato da segnali digitali esterni. Questo rappresenta lo
stadio più complesso del circuito integrato di campionamento e può essere
realizzato realisticamente con un paio di centinaia di transistori MOS.
Le uscite dell’ampliﬁcatore a guadagno variabile vengono indirizzate a
un buﬀer diﬀerenziale che fornisce la corrente necessaria a pilotare lo stadio
98
successivo di conversione A/D. Questa è funzione della frequenza del segnale
da convertire e dell’impedenza dello stadio d’ingresso del convertitore. Per
un tipico ADC adatto alla conversione di segnali video il carico d’ingresso è
costituito da 10 pF 10 kΩ per una tensione di alimentazione di +3.3 V e
un pixel rate di 25 M Hz come frequenza di ingresso. Anche questo stadio
può essere realizzato a livello integrato con poche decine di transistori.
Complessivamente l’ordine di grandezza della potenza consumata da un
circuito integrato in tecnologia CMOS sub-micrometrica come quello descritto può essere stimato in circa 100-150 mW [30]. Il consumo maggiore è associato allo stadio di uscita, necessario a pilotare l’impedenza di ingresso dell’ADC, funzione della frequenza del segnale campionato. In totale occorrono
quindi circa 300-400 transistori MOS per la sua realizzazione.
Le stime eﬀettuate per il circuito di doppio campionamento correlato basato suldual slope integrator non sono molto dissimili dalle stime eseguibili
per il caso del circuito di clamp e sample del capitolo 3. Di fatto, entrambi i circuiti, realizzano la medesima funzione in una maniera leggermente
diversa. È tuttavia importante ricordare che nel caso del dual slope integrator, anche nella semplice conﬁgurazione single-ended, si fa uso di almeno un
ampliﬁcatore operazionale in più.
In deﬁnitiva possiamo concludere che l’ordine di grandezza del numero di
transistori impiegati per l’implementazione di un circuito di doppio campionamento correlato si attesta intorno a 500. Nel prossimo paragrafo vedremo
che, anche considerando un ADC a bassa risoluzione, il numero di transistori
necessari alla sua implementazione è molto maggiore.
4.3
Analisi della complessità nel processo di
integrazione dell’ADC
Dall’analisi della complessità associata all’integrazione del circuito di doppio
campionamento correlato tra sensore CCD e ADC si può intuire che le problematiche inerenti l’integrazione del convertitore A/D sono ben superiori.
99
Infatti, come riportato in letteratura [31, 32], e come ampiamente descritto
in modo approfondito nel capitolo successivo, anche per convertitori a bassa
risoluzione (dell’ordine dei 6 bits) in architetture particolarmente snelle e ﬂessibili, l’ordine di grandezza del numero di transistori impiegati nel processo
di integrazione è di almeno un migliaio, indipendentemente dalla tecnologia
scelta (CMOS, bipolare o ibrida BiCMOS ).
Il grado di diﬃcoltà nella realizzazione di un ADC integrato aumenta
ulteriormente a causa della presenza contemporanea sullo stesso chip di un
circuito digitale e uno analogico altamente complessi. Ciò comporta l’adozione di tecniche particolari, sia per ridurre gli eﬀetti di crosstalk fra la
circuiteria analogica e digitale che per il contenimento dei ritardi temporali.
Tali tecniche devono essere adottate sia a livello di schematico circuitale che
di layout.
Ad esempio, a livello di layout, le problematiche sopra accennate implicano l’adozione di guard-rings nella separazione dei due circuiti e la generazione
indipendente delle tensioni di alimentazione e delle masse a carattere digitale
ed analogico.
Inoltre, l’utilizzo di una struttura diﬀerenziale obbliga spesso l’impiego
di transistori dummies per il mantenimento delle simmetrie geometriche, che
si traduce nelle maggior dimensioni del circuito ﬁsico. Questo comporta
l’aumento della lunghezza delle linee di trasmissione introducendo ritardi,
riducibili con l’utilizzo di ampliﬁcatori buﬀers ritardatori. Tutto ciò contribuisce a complicare ulteriormente la struttura e ad aumentare notevolmente
il numero di transistori elementari da impiegare. Questo sarà ben evidenziato
nel capitolo successivo.
4.4
Riepilogo
Le considerazioni oggetto di questo capitolo mettono in luce il grado di complessità superiore nel processo di integrazione del convertitore A/D rispetto
al circuito di campionamento del segnale video.
100
Nell’intento di muovere i primi passi verso lo sviluppo di un ASIC dedicato al trattamento del segnale video in uscita dal sensore di una camera
CCD scientiﬁca, si devono aﬀrontare problematiche inerenti l’integrazione di
circuiti a segnale misto. Le problematiche associate all’integrazione del convertitore A/D, che comprende complessi circuiti analogici e digitali rispetto
al circuito di doppio campionamento correlato, possono considerarsi esaustive nella comprensione della metodologia e degli accorgimenti da seguire nel
processo di integrazione di un circuito mixed signal.
Su queste basi ho ritenuto quindi opportuno progettare e simulare una
particolare architettura di un ADC, partendo da un grado di diﬃcoltà intermedio, relativo ad una risoluzione di 6 bits. Nonostante la non elevata
risoluzione, un convertitore analogico-digitale presenta un’alta complessità
di funzionamento, sia a livello teorico che progettuale. Tuttavia, una volta compreso il principio di funzionamento e le problematiche connesse alla
sua progettazione, non è diﬃcile estendere i criteri di progettazione a risoluzioni superiori. L’architettura selezionata è caratterizzata infatti da una
buona scalabilità e può essere implementata anche per la determinazione del
residuo a bassa risoluzione di un convertitore ad architettura mista ed alta
risoluzione (ﬁno a 16 bits), come ampiamente descritto nel prossimo capitolo.
Nella scelta dell’architettura, eﬀettuata su criteri di eﬃcienza e scalabilità,
mi sono basato anche sulla presenza di un circuito analogico di pre-processing
del segnale in ingresso, in modo da fare esperienza sulle problematiche inerenti la circuiteria analogica.
Questo approccio rappresenta solamente il primo passo verso la comprensione di una architettura eﬃciente e scalabile, adatta alla conversione di
segnali video a frequenze dell’ordine delle decine di M Hz. Infatti il raggiungimento di un’architettura eﬃciente consentirà di contenere il consumo e lo
spazio occupato su chip, mentre la scalabilità consentirà di raggiungere nei
passi successivi risoluzioni maggiori.
Nel prossimo capitolo verranno discussi ampiamente questi argomenti, da
me aﬀrontati nel terzo anno di dottorato.
101
Capitolo 5
Scelta dell’architettura del
convertitore A/D e simulazioni
A seguito del crescente sviluppo di sistemi integrati per il trattamento
dei segnali digitali (DSP ) anche nel campo dei sensori quali CCDs eCMOS
imagers, vi è una richiesta incalzante di convertitori analogico-digitali dalle
prestazioni sempre migliori. In particolare, soprattutto nel settore dei sistemi
video di fascia commerciale, vengono richiesti ADC economici ma allo stesso
tempo dalle alte prestazioni. Molti dei convertitori monolitici, persino usati
in prodotti professionali, non oﬀrono tuttavia speciﬁche soddisfacenti. Questo è vero specialmente nel caso in cui si debbano processare segnali video
ad alta frequenza di campionamento con una risoluzione dell’ordine degli 8
bit eﬀettivi1 o superiore.
Nel campo dei convertitori veloci le architetture integrate del tipo FLASH
restano dominanti, visto che riescono ad eﬀettuare una conversione in un solo
ciclo di clock. Tuttavia, dato che il numero degli elementi interni aumenta
esponenzialmente con la risoluzione del convertitore, tali ADC raggiungono
un limite strutturale quando la risoluzione richiesta è dell’ordine dei 14-16
bits. Spesso perciò, di fronte alle richieste di velocità e risoluzione, l’architet1
I bits eﬀettivi di un convertitore sono deﬁniti come EN OB = (SN R − 1.76)/6.02,
dove SN R è il rapporto S/N , misurato in decibels, relativo alla conversione di un’onda
sinusoidale di massima ampiezza in ingresso all’ADC.
102
tura di tipo FLASH lascia il posto ad altre architetture meno ingombranti,
complesse e dispendiose in termini energetici quali le Subranging, Pipelining
e SAR (Successive Approximation Register).
La riduzione del numero dei componenti e della potenza consumata gioca
quindi un ruolo fondamentale nella scelta e nell’implementazione di un’architettura ﬂessibile, compatta ed adatta alla conversione dei segnali video. Nel
processo di conversione A/D è importante porre rimedio ad eventuali problemi legati alla distribuzione dei segnali e alla ripercussione del rumore (il
cosiddetto kickback noise) degli stadi digitali su quelli analogici. In particolare è importante ridurre i problemi di non linearità ad elevata frequenza, in
modo tale da contenere il più possibile la distorsione armonica nel dispositivo
ﬁsico ﬁnale.
Infatti il processo di conversione A/D causa intrinsecamente la ripercussione armonica del segnale convertito sul segnale analogico in ingresso, il che
provoca l’insorgenza di fastidiosi proﬁli d’interferenza visibili sull’immagine
digitale. Altre cause di distorsione armonica possono insorgere a causa del
comportamento non lineare dell’impedenza di ingresso, dell’inserimento di ﬁltri anti-aliasing e del rumore caratteristico nel substrato del chip contenente
l’ADC, riconducibile sostanzialmente a jitter noise [33].
Queste cause di degrado, legate al processo di conversione del segnale
video, devono essere eliminate, o perlomeno contenute, in modo tale da mantenere il maggior contenuto di informazione attraverso la conversione A/D.
Tali cause possono essere rimosse grazie all’impiego totale o parziale di un’architettura del tipo folding and interpolating (FI ADC) ove, allo stesso tempo,
viene fatto un uso maggiormente eﬃciente dei componenti che stanno alla
base del processo di conversione, quali comparatori e latches.
La ﬂessibilità di questo tipo di architettura consente di implementare
ADC indipendenti o scalabili ad elevata risoluzione e ridotta complessità
che, a parità di risoluzione, si traduce in una diminuzione dell’area occupata
e della potenza dissipata. Questi fattori sono importanti per tutte quelle applicazioni in cui si debba porre particolare riguardo nei confronti del consumo
103
e della compattezza. Se poi, oltre a questi fattori, si aggiungono elevate risoluzioni ed alte velocità di conversione i FI ADC divengono appetibili come
componenti per la digitalizzazione di segnali video ad alto contenuto di informazione. Infatti, come vedremo, la sempliﬁcazione della struttura permette
di raggiungere alte frequenze di conversione, mentre la scalabilità consente
la generazione di un elevato numero di bits. Quest’ultima aﬀermazione trova
conferma soprattutto nei convertitori A/D a struttura mista, come ad esempio nella riduzione della complessità di una sottocategoria di ADC a metà
strada fra l’architettura FLASH e folding and interpolating.
5.1
Un uso eﬃciente dei comparatori-latches
Per comprendere il principio di funzionamento di un convertitore FI e quali
sono le loro caratteristiche peculiari è utile fare riferimento ad un convertitore
del tipo FLASH.
In esso una matrice di comparatori confronta il segnale in ingresso con
una serie di tensioni di riferimento. Se applichiamo in ingresso una rampa
in tensione, alle uscite dei comparatori avremo dei segnali a gradino. Infatti
i comparatori vengono assunti ad indicare il livello logico UNO quando il
segnale in ingresso è al di sopra della soglia, ZERO viceversa. Le loro uscite
vanno a costituire gli ingressi per una matrice di latches (un latch per comparatore) che indicano lo stato dei singoli comparatori al momento in cui il
convertitore va a campionare il segnale e mantengono il segnale campionato ﬁno al successivo ciclo di campionamento. Le uscite dei latches vengono
poi codiﬁcate da un encoder nel codice binario rappresentante i singoli bits
(Figura 5.1).
Gli svantaggi di questa architettura sono noti: troppi componenti, elevato ingombro, alti consumi e un notevole numero di linee fra la circuiteria della sezione digitale, generalmente rumorosa, e quella analogica di
pre-processamento del segnale in ingresso.
Oltretutto (come accade spesso nei convertitori ad elevata risoluzione)
104
Figura 5.1: Architettura di un ADC di tipo FLASH. Il simbolo triangolare, caratteristico degli operazionali, indica in questo caso la presenza del
comparatore e del latch.
maggiore è l’area del circuito integrato e più diﬃcile risulta la distribuzione
dei segnali verso i vari ingressi senza oltrepassare i limiti permessi dalle differenze nei ritardi. Tuttavia il problema più gravoso è rappresentato dall’uso
non eﬃciente dei comparatori-latches di campionamento i quali, in questa
architettura, vengono sfruttati solamente per una singola decisione a ciclo.
L’uscita dei comparatori produce la caratteristica scala termometrica nella quale solamente la posizione del latch nella matrice che indica la transizione
fra UNO e ZERO contiene informazioni rilevanti riguardo il livello attuale del
segnale analogico. Quando ad esempio il k-esimo convertitore è nello stato
alto, tutte le uscite che lo precedono sono alte, come ben rappresentato dalla
105
scala termometrica. Allo stesso modo, se il comparatore k+1 è nello stato
basso, tutti i comparatori successivi saranno nel medesimo stato. Sebbene
questo sia il funzionamento classico dei convertitori FLASH (detti anche per
tale motivo paralleli) non esiste la necessità di mantenere i livelli di uscita
dei comparatori il cui stato durante il processo di campionamento sarebbe
comunque noto. Dunque, in tali convertitori, non è ottimizzato il contenuto di informazione che istante per istante caratterizza il segnale digitale in
uscita.
Una variante, da questo punto di vista ottimizzata, consiste nel fare uso
di una particolare architettura di processamento del segnale nella sezione
analogica del convertitore, attraverso le tecniche di folding ed interpolating.
5.2
La tecnica di folding
Come primo passo verso la riduzione del numero dei comparatori-latches di
campionamento può essere adottata la tecnica di folding, che ne utilizza un
minor numero in maniera più eﬃciente.
La tecnica fa uso dell’inserimento fra lo stadio di ingresso e i comparatorilatches di uno o più stadi di pre-processing analogico in cui il segnale in
ingresso (ad esempio una rampa in tensione) viene letteralmente ”piegato”2
in più rampe successive. Ogni rampa contribuisce alla strutturazione del
codice nel modo illustrato avanti.
Questi stadi di folding non sono altro che degli ampliﬁcatori costituiti da
coppie diﬀerenziali incrociate [34] (vedi Figure 5.5 e 5.6) in tecnologia bipolare
o MOS, che generano la caratteristica forma triangolare o quasi-sinusoidale
del segnale processato. In tal modo, grazie ad un segnale indicatore di ciclo
[35], il latch in questione ha la possibilità di far riferimento ad un maggior
numero di livelli di quantizzazione e quindi di essere sfruttato in modo molto
eﬃciente. Nella Figura 5.2 è rappresentata la logica del processo di folding in
cui viene implementato un ADC a 6 bit (64 livelli) ove i tre bit più signiﬁcativi
2
Dall’inglese to fold = piegare.
106
sono impiegati nella codiﬁca grezza come indicatore di ciclo, mentre i tre
meno signiﬁcativi come livelli di quantizzazione ﬁne.
Figura 5.2: Una rampa di tensione in ingresso può essere piegata producendo
quattro rampe, la cui pendenza è indicativa del ciclo. Le quattro rampe
vengono poi singolarmente quantizzate in 8+8 livelli da un convertitore ﬁne
a tre bits.
In teoria quindi, la risoluzione può essere incrementata utilizzando un numero maggiore di coppie diﬀerenziali incrociate per ampliﬁcatore di folding.
Tuttavia esiste una limitazione pratica a questa tecnica, legata all’incremento di frequenza del segnale attraverso gli stadi di folding di un fattore pari
al numero di ”pieghe” nel segnale. Tale fattore viene comunemente indicato
come folding factor o folding rate. Ad esempio, per un folding factor pari a 4,
una forma d’onda sinusoidale a 25 M Hz in ingresso dovrà essere campionata
ad almeno 200 M Hz (Nyquist rate).
107
5.3
L’interpolazione
Talvolta la semplice tecnica di folding non è suﬃciente alla riduzione sostanziale del numero di blocchi di trattamento del segnale analogico. A questa
si aﬃanca quindi la tecnica di interpolazione che permette di ridurre il numero di blocchi di folding e di comparatori, recuperando le informazioni a
questi associate attraverso l’interpolazione dei segnali generati dai blocchi e
dai comparatori mantenuti.
L’interpolazione può essere sfruttata in determinati punti del circuito
di processamento del segnale e può coinvolgere sia i blocchi di folding che
i comparatori singolarmente o contemporaneamente, in una moltitudine di
varianti più o meno eﬃcienti.
La tecnica è apparentemente banale ma, nel caso dell’interpolazione dei
segnali in uscita dai comparatori, il principio in sè sfrutta il fatto che i
comparatori-latches a monte del circuito di interpolazione non sono ideali.
Infatti i comparatori, a causa dei ritardi introdotti al loro interno da eﬀetti
non ideali, invece di commutare istantaneamente lo stato quando il segnale
in ingresso supera il segnale di riferimento, seguono lo stesso segnale in un
piccolo intervallo in modo pressoché lineare [35].
Questa caratteristica può essere sfruttata lavorando in corrente o in tensione inserendo ad esempio una rete di elementi resistivi fra le uscite dei
comparatori contigui ancora esistenti. Le uscite di tale rete andranno a
ripristinare le informazioni mancanti, in tal modo ricostruite.
La distorsione introdotta nei segnali ricostruiti dal processo di interpolazione non rappresenta un problema, dato che il contenuto di informazione
risiede nella posizione di intercetta del livello di riferimento e non nella forma
del segnale ricostruito.
Nel caso in esame, il circuito di interpolazione resistiva viene inserito a
valle di due folder, ricavando da due segnali diﬀerenziali di folding sedici
segnali diﬀerenziali per l’ingresso di altrettanti comparatori. Grazie alla ricostruzione del codice tramite la codiﬁca del ciclo attraverso i tre bits più
108
signiﬁcativi ed i segnali di raccordo fra MSBs ed LSBs, i sedici comparatori saranno suﬃcienti alla generazione dei 64 livelli corrispondenti a 6 bits
di risoluzione. L’utilizzo dei folder e del circuito di interpolazione consente
quindi di risparmiare i 3/4 dei comparatori necessari alla costruzione di un
ADC a 6 bits in architettura FLASH.
5.4
L’uso combinato delle tecniche di folding
e interpolazione
La combinazione delle tecniche descritte permette quindi una sostanziale riduzione del numero di comparatori-latches e blocchi di folding nel processo
di conversione A/D. Questo si traduce, in pratica, nella sempliﬁcazione dell’architettura di conversione e quindi in un minor numero di componenti, una
minor potenza consumata e una generale riduzione della capacità di ingresso
del convertitore, che permette segnali di input a più larga banda.
Inoltre la riduzione della complessità del dispositivo favorisce il contenimento dei ritardi nelle connessioni fra le varie sezioni, permette frequenze di
campionamento più elevate e riduce problemi di non-linearità nella risposta
legati a gradienti termici nel dispositivo ﬁsico.
Sostanzialmente un ADC di tipo folding and interpolating consiste in una
specie di ADC a due passi, in cui un circuito di folding svolge la funzione di
convertitore grezzo (per i bits più signiﬁcativi - MSBs) che genera un residuo
che viene sottratto all’ingresso, mentre il circuito di interpolazione svolge la
funzione di convertitore ﬁne (per i bits meno signiﬁcativi - LSBs).
In realtà nei folding ADC il residuo non è generato nel modo appena
descritto e non si operano né somme né diﬀerenze. Infatti l’equivalente del
residuo è intrinseco alla forma del segnale di folding (Figura 5.3), ossia nel
particolare segnale considerato nel set e nella posizione della corrispondente
rampa.
I convertitori A/D a due passi sono conosciuti anche come convertitori
subranging e talvolta vengono detti multi-step o half-ﬂash ADC (general-
109
Figura 5.3: Caratteristiche DC teoriche delle uscite dei blocchi di folding. Le
curve in grassetto si riferiscono ai segnali originali Q ed I (come deﬁniti nel
paragrafo 5.6), le sottili ai segnali interpolati.
mente più lenti degli ADC di tipo full-ﬂash). Questi rappresentano un ibrido fra gli ADC di tipo ﬂash e quelli di tipo pipeline e si distinguono per le
caratteristiche precedentemente descritte.
I convertitori half-ﬂash rappresentano una variante interessante del tipo
full-ﬂash. Gli half-ﬂash lavorano digitalizzando in una prima fase la metà più
signiﬁcativa dei bits, poi utilizzano un convertitore digitale-analogico (DAC )
per sottrarre il segnale corrispondente alla prima digitalizzazione dal segnale
in ingresso.
La diﬀerenza viene poi convertita da un convertitore ﬁne per ottenere
la metà meno signiﬁcativa dei bits. Negli ADC di tipo folding/interpolating
i due passi nella conversione vengono eseguiti in parallelo (visto che in sostanza l’operazione di sottrazione non esiste), per cui risultano caratterizzati
dalla stessa frequenza di campionamento di un convertitore FLASH di pari
risoluzione.
110
Per i motivi descritti, in questo lavoro, ho voluto considerare un’architettura del tipo folding and interpolating, in quanto alla base di convertitori
complessi, veloci, scalabili, ad alta risoluzione ed impiegabili nel processo di
conversione di segnali video ad elevato contenuto di informazione.
Il convertitore simulato e presentato nelle successive sezioni, nonostante
il numero ridotto di bits (6), può considerarsi quindi il primo passo verso un
convertitore A/D integrato adatto alle applicazioni a cui è rivolta la camera
CCD descritta nella prima parte di questo lavoro di tesi. Inoltre può essere
pensato come una parte limitata di un ASIC maggiormente complesso in
cui si integrano i circuiti di doppio campionamento correlato e di conversione A/D della catena di processamento del segnale video, come indicato nel
capitolo 4.
L’inconveniente maggiore per questo tipo di architettura consiste in un
ritardo temporale fra la sezione di folding e la sezione di interpolazione, legato
alla diﬀerenza dei percorsi ﬁsici dei segnali. Il problema può essere risolto
attraverso la generazione di un segnale (talvolta un bit) per il recupero del
sincronismo o un circuito digitale per la minimizzazione dell’errore provocato
dal ritardo.
5.5
Note di progetto di un circuito integrato
a segnale misto
Il progetto di un circuito integrato a segnale misto per applicazioni dedicate ed in particolar modo di un ADC è una sﬁda che richiede metodologie
particolari [36]. Queste si discostano da quelle impiegate nella progettazione
tradizionale dei circuiti integrati a segnale misto che tendono a separare gli
sforzi di progetto a livello di transistore, relativamente alla parte analogica e
digitale del dispositivo.
Nella progettazione di un ADC ad elevata frequenza di campionamento
(alcune centinaia di MHz o superiore) il procedimento a regola d’arte prevede
di tenere in considerazione, oltre alle caratteristiche elettriche e geometriche
111
del sistema, la possibilità di comparsa di eﬀetti deleteri legati alle variazioni
nel processo e ai gradienti termici. E’ importante inoltre individuare le sorgenti di crosstalk fra i segnali digitali ad elevata frequenza e i segnali della
sezione analogica (oltre che fra bit e bit), in modo da eliminare le frequenze
spurie dallo spettro del segnale di output.
Generalmente la progettazione circuitale classica segue una metodologia
del tipo top-down, nel senso che si esplica dalle speciﬁche del sistema ad alto
livello alla deﬁnizione dell’architettura per poi giungere alle simulazioni degli
schematici a livello di transistore e quindi del layout del dispositivo. Seguendo
linearmente questo sistema si rischia di scoprire, dopo mesi di lavoro, che a
causa di eﬀetti parassiti, accoppiamenti con il substrato o gradienti termici
il risultato ﬁnale non rispecchia le speciﬁche di partenza.
Per quanto possibile, in relazione anche agli eﬀettivi mezzi di progettazione a disposizione, è importante quindi lavorare all’interno di un ambiente di
progettazione integrato (o renderlo tale), che abbia gli strumenti e una metodologia coerente con il lavoro da sviluppare. Sempre più frequentemente
questi ambienti si appoggiano a linguaggi di programmazione per la descrizione dell’hardware (VHDL3 , Verilog) a livello comportamentale, strutturale
o data-ﬂow. Un ambiente del genere permette di implementare modelli matematici e ﬁsici a livello comportamentale di sistema [37], a livello circuitale
di sottosistemi o blocchi, a livello di transistore. In tal senso è possibile avere
delle informazioni di ritorno dagli stadi avanzati di implementazione a livello comportamentale utili a comprendere eventuali limiti o malfunzionamenti
dell’intero sistema, evitando perdite di tempo e sprechi di risorse.
Questa è la metodologia di approccio alla progettazione che ho seguito
per giungere alla redazione degli schematici, prima di passare alla stesura del
layout e alle simulazioni post-layout.
I moderni metodi di progettazione di circuiti integrati non possono prescindere dalle simulazioni elettriche: esse sono indispensabili sia in fase di
3
Acronimo inglese di VHSIC Hardware Description Language, ove VHSIC è l’acronimo
di Very High Speed Integrated Circuits.
112
progetto che di veriﬁca di un circuito. Tipicamente, la progettazione fullcustom viene svolta utilizzando ambienti CAD integrati [38, 39]; il simulatore circuitale scelto per questo lavoro di tesi è CADENCE Design System per
piattaforma LINUX.
Questo tool di sviluppo è estremamente eﬃciente, infatti sono possibili
molteplici tipologie di analisi a livello di schematico e di layout. Il simulatore,
attraverso la soluzione di sistemi di equazioni circuitali, generati da opportuni
modelli matematici e risolti con algoritmi di calcolo soﬁsticati, è in grado
di risolvere equazioni molto complesse sia nel dominio del tempo che della
frequenza. I modelli matematici sviluppati derivano dall’analisi a basso livello
dei dispositivi elettronici utilizzati.
La libreria di tecnologia (in questo caso la SGC25C di IHP 4 GmbH
a 0.25 µm), comprendente diversi dispositivi elementari e complessi, viene collegata ai ﬁles di libreria del simulatore e quindi i risultati delle simulazioni sono particolarmente corrispondenti al loro comportamento reale
(post-produzione).
Infatti CADENCE è da tempo uno standard industriale e può essere conﬁgurato per lavorare con quasi tutte le tecnologie di fabbricazione di circuiti
integrati disponibili sul mercato. Questa interfaccia permette la gestione uniﬁcata del ﬂusso di progetto di circuiti integrati analogici, digitali e a segnale
misto e comprende inoltre un numero rilevante di strumenti software. Fra
questi, per l’analisi e la simulazione dei sistemi ad alte frequenze, è stato impiegato Spectre ed in particolare Analog Artist, che rappresenta l’ambiente
di simulazione analogica e a segnale misto integrato in CADENCE.
Analog Artist raggruppa ed integra gli strumenti fondamentali per la progettazione dei circuiti integrati, vale a dire un editor graﬁco di schemi circuitali, alcuni simulatori circuitali, un editor graﬁco di layout, vari tools di
analisi dei risultati, programmi per la veriﬁca della correttezza del progetto
e altri strumenti ancora. Analog Artist permette di scegliere il simulatore
(Spectre in questo caso), di creare il relativo ﬁle di ingresso (netlist) per la si4
Innovation for High Performance Microelectronics - Frankfurt (Oder), Germany.
113
mulazione a partire direttamente dallo schema elettrico graﬁco di riferimento,
e di eseguire elaborazioni e misure sui risultati della simulazione. Particolare importanza riveste la ﬁnestra Command Interpreter Window (CIW),
anche denominata icfb (integrated circuit front to back ), dalla quale si può
amministrare la propria area di lavoro, gestire tutti gli strumenti software e
tutte le utilità di sistema incluse nel pacchetto CADENCE, lanciare utility,
applicazioni dai menù a tendina e visualizzare eventuali errori, warnings o
altri messaggi nelle aree di dialogo. La ﬁnestra Library manager permette
di gestire i propri progetti e le librerie di sistema; in particolare è possibile
creare le proprie librerie, aprire le viste delle celle, creare schematici e celle personalizzate, copiare librerie e celle fra librerie oltre a visualizzarne la
struttura.
Durante questo lavoro di progettazione e simulazione circuitale dell’intera architettura dell’ADC, è stato installato e conﬁgurato un PC con doppio
sistema operativo LINUX-Windows XP dedicato all’ambiente di progettazione CADENCE (per LINUX) e ADS - Advanced Design System della Agilent
Technologies (per LINUX e Windows), oltre all’installazione e calibrazione
degli stessi software con le licenze e le librerie di processo IHP SGC25C PDK.
Tale libreria contiene i modelli virtuali dei transistori nella tecnologia
BiCMOS a 0.25 µm di IHP di cui ho fatto uso solamente della parte relativa ai transistor MOS complementari, per ovvi motivi di contenimento dei
consumi.
L’originalità del lavoro consiste nel riprodurre in tecnologia MOS una
particolare variante di architettura FI ADC realizzata in tecnologia bipolare
a transistor ibridi (HBT ) in SiGe [40, 41], intrinsecamente molto dispendiosi dal punto di vista energetico. Infatti, architetture simili in tecnologia
bipolare ibrida con risoluzione di 6 bit [42], a frequenze di campionamento
confrontabili, hanno consumi dell’ordine di qualche watt (3 ÷ 5W ) [43].
Infatti, in un primo tempo, dopo aver implementato la sezione analogica
del convertitore ﬁno ai blocchi di folding in tecnologia BiCMOS, ho potuto
constatare consumi dell’ordine del W , già troppo alti per lo scopo preﬁssato.
114
Quindi, ho abbandonato i blocchi a transistori bipolari implementati nelle
simulazioni per procedere solamente con transistori CMOS della medesima
tecnologia. Nonostante lo stesso principio di funzionamento dell’architettura
selezionata, i MOSFET lavorano in modo sostanzialmente diverso dai transistori bipolari, soprattutto per quanto riguarda le polarizzazioni. Comunque
il loro impiego consente di prevedere consumi globali ridotti di almeno un
ordine di grandezza, a parità di risoluzione e frequenza di campionamento,
il che li rende maggiormente appetibili all’implementazione del convertitore
A/D.
L’architettura generale risentirà perciò dei beneﬁci e dei limiti dell’impiego dei transistori MOS anziché bipolari. Fra i beneﬁci, oltre al consumo
ridotto, possiamo citare la ridotta Vgs dei MOS rispetto alla Vbe degli HBT
che, a parità di tensione di alimentazione, facilita le scelte architetturali.
Inoltre la tecnologia CMOS consente di realizzare dispositivi con caratteristiche di resistenza alle radiazioni energetiche (radiation hardness), il che può
risultare utile nello sviluppo di un ASIC per applicazioni spaziali.
Fra i limiti: la banda passante, corrispondente ad una ridotta ft , la piccola
transconduttanza gm (il che si traduce in una durata maggiore dei tempi di
transizione on/oﬀ del MOS) e la necessità di ospitare strutture generalmente
polarizzate in tensione anziché in corrente.
5.6
Descrizione dell’architettura e principio
di funzionamento
Da questa sezione in poi, ove altrove non speciﬁcato, farò sempre riferimento
al convertitore A/D folding and interpolating a 6 bit ad ingresso diﬀerenziale
da me sviluppato e simulato.
La Figura 5.4 rappresenta il suo diagramma a blocchi, dove l’ingresso
è diﬀerenziale (|Vin | < 750 mV ), i 3 bits più signiﬁcativi (MSBs) del gray
code 5 vengono generati dai circuiti di folding e i restanti 3 bits dal circuito
5
Per gray code si intende un sistema di numerazione binaria ove due valori successivi
115
di interpolazione. La tensione di alimentazione per i circuiti analogici è +3.3
V , per quelli digitali +2.5 V e la potenza dissipata alla frequenza massima di
campionamento (1 GS/s) e per un segnale sinusoidale di ampiezza 1.5 Vp−p
in ingresso a 25 M Hz risulta di ∼ 260 mW .
Figura 5.4: Diagramma a blocchi del folding and interpolating ADC oggetto
delle simulazioni.
Il blocco di ingresso è sostanzialmente costituito da un ampliﬁcatore buffer [44] e partitori resistivi che generano i segnali in tensione da smistare ai
blocchi di folding. I folder svolgono le operazioni analogiche preliminari alla
codiﬁca digitale del segnale in ingresso tramite coppie diﬀerenziali incrociate
e partitori resistivi, appartenenti alla sezione di input.
Essi generano i segnali digitali in gray code gf 5 , gf 4 , gf 3 (qf ) indicati in
Figura 5.4. Il fattore di folding utilizzato in questo progetto è 4. Ciò signiﬁca
che una rampa in ingresso verrà partizionata in 4 quadranti, dove un ADC
ﬁne a 3 bits svolgerà la funzione di determinazione di 8 livelli. Il quarto bit
diﬀeriscono solamente per una cifra, ad esempio 00 01 11.
116
degli LSBs, insieme ad altri segnali generati nei folders, svolgerà la funzione
di raccordo fra MSBs e LSBs e puntatore di ciclo o di quadrante.
Nelle Figure 5.5 e 5.6 sono rappresentati i blocchi di folding che generano
i segnali gf 5 (MSB ), gf 4 , gf 3 , Q, I, qf ed if , ove Q (Quadrature signal ) e I
(In-phase signal ) e i loro supplementari Q e I costituiscono i segnali che verranno impiegati nel circuito di interpolazione mentre qf ed , if insieme ai loro
supplementari qi e ii , avranno un ruolo fondamentale nella minimizzazione
dell’errore di sincronismo.
Figura 5.5: Blocchi di folding.
Q ed I sono segnali quasi-sinusoidali della medesima ampiezza prodotti
117
dalle coppie diﬀerenziali dei blocchi di folding di Figura 5.4 sfasati di π/2.
Il circuito di interpolazione genera da Q ed I ulteriori segnali sinusoidali di
ampiezza leggermente inferiore e sfasati di π/8, grazie alla scelta opportuna
dei valori di quattro resistenze R1 , R2 , R3 , R4 . A tal proposito si dimostra
che per segnali di ingresso di tipo sinusoidale, la scelta migliore per il set di
resistenze è condizionata da precisi rapporti [45].
I successivi comparatori, in questo caso 1/4 (!) rispetto ad un ADC
FLASH di pari risoluzione, insieme alla sezione digitale del convertitore determinano i punti di intercetta (gli zeri) dei segnali interpolati con il livello di
riferimento e generano il restante gray code, correggendo e allineando i bits
meno signiﬁcativi con quelli più signiﬁcativi per l’errore di sincronismo.
In questa tipologia di implementazione esiste quindi un ritardo temporale
fra il segnale corrispondente ai blocchi di folding relativi agli MSBs e quello
corrispondente al circuito di interpolazione, relativo agli LSBs. In altre parole, un circuito di folding esegue un’operazione di conversione in un intervallo
temporale nT (dove T è il periodo di campionamento - T = 1/fs , fs è la
frequenza di campionamento - ed n un numero intero), mentre il circuito di
interpolazione opera la medesima conversione in un intervallo temporale più
lungo di una piccola quantità (nT + δT ). Per questo motivo occorre progettare la sezione digitale in grado di minimizzare l’errore di disallineamento
temporale (time skew error ). Inoltre, quando il segnale analogico in ingresso va fuori range, la sezione digitale dovrà produrre degli opportuni segnali
di underﬂow/overﬂow e posizionare le uscite dell’ADC rispettivamente sul
minimo e massimo valore.
5.7
L’algoritmo per minimizzare l’errore di
sincronismo e la sua inﬂuenza sulla sezione digitale
Nella determinazione in algebra booleana dell’impostazione della sezione digitale del convertitore nell’intento di non perdere l’allineamento temporale
118
Figura 5.6: Blocchi di folding.
dei bits e di minimizzare quindi l’errore di sincronismo [46], è fondamentale
esaminare i segnali relativi alla generazione degli MSBs e degli LSBs e di
119
metterli in relazione logica elementare in modo da giungere ad una struttura
snella ed eﬃciente nella produzione dell’output digitale [47]. Questa struttura sempliﬁcata farà uso di una tipologia di blocchi logici elementari tali da
minimizzare la complessità della circuiteria e i ritardi temporali fra le due
sezioni del circuito.
Per comprendere cosa signiﬁchi in pratica giungere alla deﬁnizione di questa struttura logica ottimizzata per la minimizzazione dell’errore temporale,
esaminiamo i passi salienti di questa operazione senza scendere nei dettagli,
dato che questa non è la sede opportuna e l’argomento va ben oltre lo scopo
di questo lavoro. Tale struttura logica di fatto non è altro che una parte del
circuito di encoding o di codiﬁca del gray code, a monte dei bits veri e propri,
che svolge anche la funzione di puntatore di ciclo.
Assumiamo quindi che il circuito di folding digitalizzi Vin (nT ) generando
i segnali digitali gf 5 , gf 4 , gf 3 (= qf ) e if , e che il circuito di interpolazione digitalizzi Vin (nT + δT ) generando i segnali gi2 , gi1 , gi0 , qi e ii . In questo schema
gf 5 e gf 4 rappresentano i due bits più signiﬁcativi del gray-code di Vin (nT ),
mentre gi2 , gi1 e gi0 rappresentano il terzo, il secondo e il primo dei bits meno signiﬁcativi del gray-code di Vin (nT + δT ). Inoltre qf , if , qi e ii , ossia i
segnali complementari generati per favorire il processo di sincronizzazione, si
ottengono come:
qf = 1 per Q(nT ) ≥ 0, altrimenti qf = 0,
if = 1 per I(nT ) ≥ 0, altrimenti if = 0,
qi = 1 per Q(nT + δT ) ≥ 0, altrimenti qi = 0,
ii = 1 per I(nT + δT ) ≥ 0, altrimenti ii = 0.
Scrivere l’algoritmo di sincronizzazione signiﬁca di fatto ottenere gi5 , gi4
e gi3 (che corrispondono al primo, secondo e terzo bit più signiﬁcativo nel
codice grigio di V (nT + δT ) , ancora non generati) in funzione di gf 5 , gf 4 ,
qf , if , qi e ii . Procedendo in maniera schematica e tenendo conto del fatto
che δT > 0 e quindi qf = qi oppure if = ii si impongono alcune condizioni
al contorno, riuscendo a stabilire che la sincronizzazione risulta eﬃciente se
viene rispettata la seguente disuguaglianza:
120
−2m LSBs < Vin (nT + δT ) − Vin (nT ) < 2m LSBs
(5.1)
In essa m è il numero dei bits generati dal circuito di interpolazione (nel
nostro caso m = 3) ed LSBs rappresenta il valore in tensione del bit meno
signiﬁcativo rapportato all’ampiezza massima del segnale in ingresso.
Fra le condizioni al contorno una è dettata dalla necessità di un circuito
digitale ﬁsico di underﬂow/overﬂow del segnale in ingresso. Tale circuito
determinerà l’out-of-range del segnale convertito.
Dalle considerazioni relative alle condizioni al contorno e dalla disuguaglianza ottenuta si giunge a scrivere le equazioni in algebra booleana che
rappresenteranno la struttura dei circuiti digitali che le sostituiranno all’interno del circuito ﬁsico, sempliﬁcandolo al massimo e minimizzando l’errore
di sincronismo. Esse sono:
gi5 = (q̄f · (if ⊕ ii ) · outrng) ⊕ gf 5 ,
(5.2)
gi4 = (qf · (if ⊕ ii ) · outrng) ⊕ gf 4 ,
(5.3)
gi3 = qi · outrng,
g2 = gi2 · outrng,
(5.4)
g1 = gi1 · outrng,
g0 = gi0 · outrng.
(5.5)
Le Figure 5.7 e 5.8 mostrano rispettivamente l’implementazione del circuito
di sincronizzazione e codiﬁca di gi5 , gi4 e gi3 , gi2 , gi1 , gi0 con un encoder
classico ad albero di OR esclusivi per la codiﬁca dei bits meno signiﬁcativi.
Le tensioni in ingresso sui comparatori-latches (vi e vi ) sono quelle prodotte
ai capi delle resistenze dell’anello di interpolazione descritto avanti (Figura
5.10).
Come si può osservare, la sezione digitale risulta molto snella. Il ritardo
δt fra il circuito di folding ed il circuito di interpolazione pone un limite alla
frequenza massima del segnale in ingresso. Infatti, per un segnale sinusoidale
121
Figura 5.7: Circuito per la codiﬁca degli MSBs.
Figura 5.8: Circuito per la codiﬁca degli LSBs.
122
in ingresso del tipo Vin (t) = A sin(2πfin t), dove ±A è l’ampiezza massima
del segnale in ingresso di frequenza fin per l’ADC, dalla disuguaglianza precedente si ottiene (δt è un tempuscolo):
fin δt ≤ 1/(2k π)
(5.6)
dove k rappresenta il numero dei bits generati dal circuito di folding. Tale
disuguaglianza fornisce una sorta di ”relazione di indeterminazione” del sistema, ossia la massima frequenza in ingresso, per un ritardo δt, per la quale
il circuito di correzione funzionerà ancora correttamente.
L’implementazione del circuito di sincronizzazione migliora di fatto l’accuratezza del processo di conversione. Questo si traduce, per una determinata
frequenza, in un numero maggiore di bits eﬀettivi. D’altra parte le maggiori
limitazioni nelle prestazioni in AC di un’architettura di questo genere derivano proprio dagli eﬀetti di timing skew fra gli MSBs generati dalla sezione
di folding e gli LSBs provenienti dalla sezione di interpolazione.
Questi eﬀetti possono essere cancellati o perlomeno ridotti notevolmente
separando i processi di campionamento e quantizzazione attraverso l’impiego
di un circuito di track and hold posto in ingresso all’ADC [48, 49]. In sostanza, ottimizzando il duty-cycle del track and hold, allungando la fase di hold
su quella di track in modo tale da coprire il δt responsabile dell’asincronismo
si rende trascurabile l’eﬀetto legato al ritardo temporale. Tuttavia questo
metodo non elimina il problema alla base.
5.8
La sezione analogica. Stadio di ingresso
Tutti i segnali interni all’ADC sono diﬀerenziali e la maggior parte dei circuiti analogici e digitali sono formati sostanzialmente da coppie diﬀerenziali
e source-followers.
Se confrontata con una struttura di tipo single-ended, la conﬁgurazione
123
diﬀerenziale oﬀre diversi vantaggi, specialmente in tecnologia CMOS. Fra
questi possiamo citare:
• una buona reiezione del rumore di modo comune;
• insensibilità delle caratteristiche di linearità agli eﬀetti di distorsione
del secondo ordine;
• cancellazione intrinseca dei fenomeni di iniezione di carica negli stadi
di campionamento.
Inoltre la struttura diﬀerenziale permette di lavorare con ampi swing del
segnale in ingresso, limitando i problemi di saturazione dei MOS tipici delle
strutture single-ended, ed ottenere buoni guadagni e bande passanti.
Per questi motivi ho adottato in ingresso un ampliﬁcatore diﬀerenziale a
due stadi con retroazione [44] come quello mostrato in Figura 5.9, dotato di
un’ottima linearità ed adatto anche a segnali molto piccoli. I due transistori
(N 1 ed N 6) in conﬁgurazione source-follower buﬀerizzano il segnale per gli
ingressi dei partitori resistivi che generano i livelli di tensione in ingresso ai
successivi stadi di folding.
Il partitore diﬀerenziale sulle uscite dell’ampliﬁcatore presenta delle limitazioni per segnali in ingresso ad alta frequenza. Infatti il segnale si propaga
con ritardi variabili nelle due sezioni del partitore diﬀerenziale a causa delle
diverse costanti di tempo RC legate alla posizione delle resistenze all’interno
del medesimo partitore. Nella costante di tempo τ , C rappresenta la capacità
di ingresso del comparatore all’altezza della resistenza R.
Il tempo di propagazione tpd nel raggiungere il termine della singola stringa di resistori è dato da (legge di Elmore): tpd ≈ KN 2 RC dove K è una
costante dipendente dal circuito ed N il numero di comparatori connessi alla
singola stringa. Questo inconveniente può essere ridotto se il partitore diﬀerenziale è pilotato da entrambi i lati. In tal caso il tempo di propagazione del
segnale nel raggiungere il centro della stringa (ove è maggiormente ritardato)
124
Figura 5.9: Stadio di ingresso - ampliﬁcatore diﬀerenziale.
si riduce ad 1/4. Infatti, abbiamo: tpd ≈ K(N/2)2 RC e quindi tpd ≈ tpd /4.
Il partitore diﬀerenziale implementato sfrutta tale accorgimento.
5.9
La sezione analogica. I blocchi di folding
I blocchi di folding, per loro conﬁgurazione, generano una serie di segnali
quasi-sinusoidali per una rampa di tensione in ingresso. In un processo di
conversione il numero dei segnali di folding può essere scambiato con il numero dei livelli di tensione che occorrono essere distinti per segnale di folding.
Per esempio, in un ADC a 6 bits la risoluzione si ottiene rivelando 64 livelli
di tensione in un solo segnale di folding. La stessa risoluzione può essere
ottenuta rivelando un solo livello di tensione in 64 segnali di folding. Quindi, in una architettura diﬀerenziale basta rivelare i soli zeri dei segnali di
125
folding, indipendentemente dalla loro forma più o meno lineare nei dintorni
di questi punti. E sicuramente un rivelatore di zero risulta più accurato di
un rivelatore di un livello di tensione generico. A tale scopo si impiegano i
comparatori descritti avanti.
Il posizionamento degli zeri determinerà le transizioni di livello dei segnali
digitali all’interno degli stessi comparatori. I blocchi di folding sono implementati da coppie diﬀerenziali connesse in modo alternato (o incrociate) a
un carico diﬀerenziale. I loro gates rappresentano gli ingressi per i segnali
prodotti dal partitore resistivo diﬀerenziale nello stadio di input. La loro
conﬁgurazione si addice maggiormente a processi di tipo bipolare; infatti la
medesima architettura in tecnologia CMOS soﬀre di lentezza a causa della
piccola transconduttanza dei MOS e del punto di lavoro in debole inversione
per piccoli swing della tensione d’ingresso. Nei MOS il passaggio dallo stato di interdizione allo stato di conduzione avviene lentamente in quanto la
transconduttanza del transistore è relativamente piccola quando la corrente
che circola nel canale è altrettanto piccola.
Questo non rappresenta un limite severo nell’ambito della conversione di
segnali video ”veloci” (qualche decina di M Hz). Infatti le prestazioni (ad
esempio la linearità) possono essere migliorate utilizzando tecniche a bassa
impedenza di carico basate sull’impiego di current mirrors CMOS nella cui
conﬁgurazione le uscite dei folder sono in corrente anziché in tensione. Ciò
oﬀre alcuni vantaggi, fra i quali la possibilità di impiegare coppie diﬀerenziali con transistori a piccoli gates e quindi minor restringimento a livello
di requisiti di matching nel processo. Fra gli svantaggi, il maggior numero di componenti utilizzati e quindi l’aumento della complessità e dell’area
occupata nel chip.
Nelle simulazioni, tutti i generatori di corrente sono stati implementati da
degli specchi di corrente multipli, in modo da tenere sempre sotto controllo
il numero totale dei componenti impiegati ed utilizzare current-sources non
ideali. E’ importante notare che i segnali in uscita dai blocchi di folding
seguono percorsi ﬁsici e logici diversi e la diﬀerenza si fa più marcata fra i
126
blocchi che generano i segnali relativi agli MSBs e quelli relativi agli LSBs.
Infatti i segnali relativi agli LSBs, prima di giungere al circuito di codiﬁca,
vengono processati dal circuito di interpolazione.
Nell’intento di favorire il processo di sincronizzazione dei bits è quindi
preferibile ridurre il più possibile queste diﬀerenze temporali, predisponendo
un blocco di pre-processing a buﬀers del segnale in modo da equalizzare i
ritardi. Se questi non sono particolarmente pronunciati si può porre rimedio
a livello di layout, predisponendo percorsi ﬁsici diversi da sfruttare come linee
di ritardo.
Nel presente lavoro è stata eseguita una valutazione dei ritardi nel sistema
determinando, a livello di schematico, una diﬀerenza temporale massima fra
i suddetti segnali inferiore al ns.
5.10
La sezione analogica. Il circuito di interpolazione resistiva
Nel presente progetto si ricostruiscono 16 segnali diﬀerenziali per l’ingresso
dei comparatori interpolando le uscite dirette e complementari da due soli
blocchi di folding.
I segnali digitali cosı̀ ottenuti e successivamente combinati nell’encoder
andranno a costituire i 4 (3+1) bits meno signiﬁcativi. Grazie all’indicatore
di ciclo e ai due MSBs potremo ricostruire l’intero codice a 64 livelli (6
bits). La suddivisione fra il numero degli MSBs e degli LSBs rappresenta
un compromesso fra il numero dei comparatori eﬀettivamente implementati
(16) e il numero dei blocchi di folding (4).
Il processo di interpolazione dei segnali può essere svolto lavorando in
tensione (tramite un partitore resistivo) o in corrente (tramite una rete di
transistori). L’interpolazione resistiva (voltage-mode) ha lo svantaggio di
richiedere piccole resistenze per velocizzare le operazioni ma ha il vantaggio,
rispetto a quella in corrente [50, 51] (current-mode), di richiedere un minor
numero di componenti (n resistenze contro 2n transistori). D’altro canto, per
127
segnali in ingresso a bassa frequenza, l’interpolazione in corrente è più veloce
ma, al crescere della frequenza, si instaurano fenomeni di non-linearità legati
all’insorgere di oﬀsets degli zeri dei segnali di folding.
Consideriamo il circuito di interpolazione resistiva del tipo voltage-mode
indicato in Figura 5.10. Esso interpola i segnali Q ed I ed i loro complementari provenienti dai blocchi di folding descritti in precedenza. Notiamo innanzitutto che tale circuito riduce il numero di comparatori da 64 (corrispondenti
a quelli necessari in architettura FLASH alla medesima risoluzione) a 16 il
che, riducendo N , nell’equazione dei tempi di propagazione descritta precedentemente migliora le prestazioni del convertitore. Questi 16 comparatori,
insieme al segnale relativo al puntatore di ciclo, genereranno i segnali associati al gray-code dei 4 LSBs, indicando il livello del corrispondente quadrante
di appartenenza.
Figura 5.10: Circuito di interpolazione resistiva.
Il circuito di interpolazione resistiva ad anello migliora le caratteristiche
di linearità diﬀerenziale (DNL) ed integrale (INL) del convertitore. Cia128
scun nodo dell’anello di interpolazione è connesso agli ingressi dei successivi
comparatori tramite i gates degli NMOS costituenti le coppie diﬀerenziali
d’ingresso, la cui capacità Cgs può degradare l’accuratezza dell’interpolazione. Tuttavia la caratteristica struttura ad anello ed il trattamento dei segnali
in maniera diﬀerenziale cancella l’insorgere di eﬀetti indesiderati, soprattutto
quelli di modo comune associati anche al processo, contenendo la THD 6 nel
processo di conversione.
Osserviamo che i segnali provenienti dai blocchi di folding non sono né
sinusoidali né triangolari. Infatti i segnali triangolari vengono stondati a
causa della costante di tempo del circuito RC relativo alle capacità parassite,
alle capacità di drain dei MOSFET e alle resistenze di interpolazione.
Si dimostra che nelle reti resistive di questo tipo, nel caso di segnali
sinusoidali, le resistenze debbano essere diverse e seguire precisi rapporti in
relazione alla posizione occupata nell’anello. Invece per segnali triangolari o
a dente di sega le resistenze devono avere il medesimo valore.
La banda passante realizzata nel processo di folding (BWf old ) costituisce
il fattore limitante in relazione alla massima frequenza del segnale in ingresso
[52]. Infatti i folders agiscono come moltiplicatori di frequenza in funzione
dell’ampiezza del segnale in ingresso. Per un segnale sinusoidale di frequenza
massima fin,max si ha:
fin,max =
2BWf old
πFf
(5.7)
in cui Ff rappresenta il fattore di folding, individuabile anche come il numero
degli zeri in uno dei segnali di folding in ingresso al blocco di interpolazione.
Osserviamo inﬁne che piccoli swing nei segnali Q ed I e grandi resistenze nell’anello di interpolazione migliorano l’accuratezza del processo di
interpolazione a livello DC, ma richiedono grossi guadagni all’interno dei
comparatori. Inoltre grandi resistenze degradano le prestazioni a livello AC.
6
Acronimo inglese di Total Harmonic Distorsion.
129
L’accuratezza del processo di interpolazione degrada, nel dispositivo ﬁsico,
anche con l’aumento della temperatura (Johnson noise nelle resistenze).
5.11
I comparatori-latches
La funzione svolta dai comparatori in un convertitore è cruciale e spesso
rappresentano i circuiti che limitano le prestazioni dell’ADC a causa della
loro ridotta velocità di comparazione e del consumo.
Talvolta le prestazioni risultano limitate a causa di disallineamenti associati al processo di produzione. La sezione di processamento del segnale
analogico, a monte dei comparatori, è buﬀerizzata e quindi i comparatorilatches sono pilotati da bassa impedenza. Data la loro alta impedenza di
ingresso è quindi possibile considerarli come blocchi separati, il cui progetto
interferisce marginalmente con la circuiteria analogica.
Essi hanno la funzione di stabilire in un determinato intervallo temporale,
relazionato alla frequenza di campionamento, il livello logico del segnale senza
ambiguità. Se il latch non riesce a stabilire il livello logico nel tempo dovuto,
l’encoder a valle fornirà un codice di output imprevedibile, spesso manifestato
in glitches.7
Il tempo in cui il latch stabilisce il livello dipende dall’ampiezza del segnale
in ingresso; più piccola è l’ampiezza, maggiore sarà l’intervallo temporale
associato al processo decisionale.
I comparatori impiegati nelle simulazioni (Figura 5.11) consistono in una
coppia diﬀerenziale di ingresso, un latch contenente un ﬂip-ﬂop rigenerativo
ad NMOS e un latch S-R [53, 54]. Essi sono stati disegnati per raggiungere velocità di campionamento ﬁno a 1 GS/s, data la moltiplicazione di
frequenza che occorre nei blocchi di folding e la conseguente necessità di
campionare velocemente. Ciò non vieta comunque di impiegarli a frequenze
di campionamento inferiori.
7
I glitches (sussulti) si manifestano come variazioni repentine nei livelli digitali di
output.
130
Figura 5.11: Comparatori-latches.
131
Il latch contenente il ﬂip-ﬂop rigenerativo CMOS è composto da transistori MOS a canale-n (N7, N10), da una coppia di gates di trasferimento a
canale-n (N5, N6), un transistore, sempre NMOS, per il resetting (N4) e da
due transistori a canale-p per il ﬂip-ﬂop (P6, P9) oltre ad un’altra coppia di
transistori di pre-carica PMOS (P2, P8)). clka e clkb rappresentano i segnali
di clock non sovrapposti.
L’operazione dinamica svolta dal comparatore consiste in due fasi: la fase
temporale di azzeramento e la fase temporale di rigenerazione.
Quando clkb è alto il comparatore è nella fase di reset e i due stati logici
precedenti vengono forzati allo stesso valore. Nell’istante in cui la coppia
diﬀerenziale in ingresso opera la propria decisione (clkb è basso) sui nodi a e
b (in corrispondenza dei drain di N7 e N10) si instaura una diﬀerenza di potenziale proporzionale all’ingresso diﬀerenziale. Intanto clka va alto e azzera
i due transitori di pre-carica che caricano i nodi c e d (in corrispondenza dei
drain di N5 e N6) alla tensione positiva di alimentazione.
La rigenerazione è inizializzata all’apertura dello switch N4 ed avviene
in due passi. Il primo occorre nel tempuscolo in cui clkb va basso e clka
va alto, mentre il secondo avviene quando clka è già alto e N5 e N6 sono
chiusi. Si rigenerano quindi le diﬀerenze di potenziale fra i nodi a − b e c − d.
La diﬀerenza di potenziale fra i nodi c e d è cosı̀ ampliﬁcata ad uno swing
in tensione approssimativamente uguale alla tensione di alimentazione (+2.5
V ).
Il latch S-R a valle, alla ﬁne della fase di rigenerazione, viene pilotato
in uscita su livelli logici complementari mentre rimane nel precedente stato
durante la fase di reset.
Nell’intento di progettare un comparatore veloce, accurato e non dispendioso ho impostato la minima lunghezza di canale per tutti i transistori che
lo compongono. Senza scendere nei dettagli della scelta della larghezza di canale dei singoli transistori, questa è guidata dall’ottimizzazione delle costanti
di tempo nelle varie sezioni del circuito in modo da minimizzare l’intervallo
di tempo relativo alla transizione fra i due stati logici nel rispetto dei loro
132
livelli.
5.12
La sezione digitale. L’encoder e il blocco
elementare EXOR
Come mostrato nelle Figure 5.5 e 5.6, che rappresentano la sezione digitale
del convertitore, il blocco elementare EXOR costituisce il cuore dell’albero
decisionale che porta alla formazione dei bits. Nelle equazioni booleane è
rappresentato dal simbolo ”⊕”. La struttura a cui siamo pervenuti rappresenta il miglior compromesso nel raggiungimento del minor ritardo temporale
teorico nella generazione degli MSBs ed LSBs.
Figura 5.12: Il blocco elementare EXOR.
Essa è costituita sostanzialmente da una topologia a celle di Gilbert in
cascata. La cella moltiplicatrice di Gilbert, realizzata in tecnologia CMOS ed
impiegata per assolvere alla funzione logica, unisce semplicità e bassi consumi. Il suo funzionamento sfrutta infatti le caratteristiche di debole inversione
dei transistori, che ha come conseguenza basse correnti di polarizzazione e
quindi bassi consumi.
Da una prima simulazione coinvolgente una struttura ramiﬁcata a celle
di Gilbert semplici ho potuto constatare l’insorgere di problematiche lega133
te a diﬀerenze temporali nella propagazione dei segnali fra gli ingressi e le
uscite. Questi eﬀetti di ritardo temporale sono deleteri nella generazione
dei LSBs e limitano le prestazioni AC del convertitore, soprattutto alle alte
frequenze. Per risolvere queste problematiche ho implementato strutture differenziali simmetriche in modo da rendere confrontabili i ritardi accumulati
dagli ingressi alle uscite (Figura 5.12). I beneﬁci si notano anche a livello
di simulazione circuitale dello schematico, relativamente alla riduzione dei
ritardi, ma soprattutto si noteranno nella successiva fase di redazione del
layout e di simulazione post-layout, nel processo di convergenza dei ritardi
associati ai percorsi ﬁsici seguiti dai segnali.
5.13
La sezione digitale. Il blocco elementare
AND
Gli AND diﬀerenziali (Figura 5.13) vengono introdotti a livello teorico nelle
soluzioni delle equazioni booleane che hanno portato alla deﬁnizione dell’encoder per la determinazione degli stati di overﬂow/underﬂow del segnale
analogico in ingresso. Infatti in caso di overﬂow o underﬂow di tale segnale, l’uscita digitale del convertitore deve essere impostata rispettivamente al
massimo o minimo valore. Questo avviene grazie all’operazione logica AND
(rappresentata dal simbolo ”·” nelle equazioni booleane) fra il segnale di
outrng e i vari bits rappresentati in gray-code.
Gli AND nell’architettura implementata sono a due e tre ingressi. Gli
AND a tre ingressi sono parte integrante del circuito di correzione dei bits
più signiﬁcativi ed anche essi sono strutture diﬀerenziali che intervengono nel
processo decisionale che porta a stabilire gli stati di overﬂow/underﬂow. Gli
AND a tre ingressi sono inoltre utilizzati nell’allineamento fra gli MSBs e gli
LSBs, sfruttando i segnali qf , if ed ii generati dai blocchi di folding. La loro
struttura particolarmente snella li rende molto eﬃcienti nell’assolvimento
della funzione logica a cui sono dedicati.
134
Figura 5.13: Il blocco elementare AND.
5.14
Risultati delle simulazioni
L’architettura folding and interpolating implementata e simulata è composta
da circa 925 transistori, 650 resistori e 120 capacitori. Essa consuma una
potenza variabile in funzione della frequenza di campionamento, ricavabile
dalle simulazioni e sulla base di espressioni analitiche [55], stimabile da 60÷70
mW @200 M S/s a ∼ 260 mW @1 GS/s. Le espressioni analitiche utilizzate
a complemento delle simulazioni si basano su modelli per la valutazione dei
consumi di tipo ibrido fra bottom-up e top-down 8 .
Dalle simulazioni si riscontrano 5 bits eﬀettivi da una frequenza di campionamento di poco piú della frequenza di Nyquist a circa 1 GS/s e una
larghezza di banda di risoluzione eﬀettiva9 di circa 25 M Hz.
8
Nei modelli bottom-up si seleziona una topologia per l’architettura del convertitore,
dalla quale viene derivata l’espressione per il consumo, mentre nei modelli top-down non
viene selezionata la topologia, rendendoli quindi più adatti a scelte progettuali (e quindi
a stime) ad alto livello.
9
La larghezza di banda di risoluzione eﬀettiva a n-bits è una ﬁgura di merito deﬁnita
come la frequenza del segnale analogico in ingresso alla quale il numero di bits eﬀettivi è
135
La Figura 5.14 mostra le uscite diﬀerenziali dei circuiti di folding in funzione di un ingresso in tensione a rampa lineare da -750 mV a +750 mV . La
loro forma caratteristica è relazionata a quella dei bits di output. Esse sono
caratterizzate da un fattore di folding massimo pari a quattro.
Figura 5.14: I vari segnali di folding, per una rampa di tensione in ingresso
da -750 mV a +750 mV , a monte dell’anello di interpolazione resistiva.
In Figura 5.15 vengono riportate invece le uscite digitali del convertitore
alla frequenza di campionamento di 1 GS/s per un segnale sinusoidale in
ingresso a 25 M Hz ad ampiezza massima, dove bit g5...bit g0 rappresentano
i bits, dal più signiﬁcativo al meno signiﬁcativo. Come si nota il bit meno signiﬁcativo non è generato correttamente, probabilmente perchè i MOSFETs
nei comparatori-latches, a quelle frequenze di campionamento, non riescono piú a commutare velocemente il loro stato seguendo i segnali di clock.
Inoltre il segnale relativo al bit meno signiﬁcativo attraversa un numero di
stadi di trattamento del segnale superiore rispetto ai segnali relativi agli altri bits. Questo introduce sicuramente dei ritardi, che si manifestano nella
pari a n − 0.5, dove n rappresenta il numero dei bits del convertitore. Fino a tale frequenza
è ragionevole considerare il convertitore dotato di una risoluzione di n bits.
136
forma d’onda osservata. Il problema probabilmente può essere identiﬁcato
e risolto introducendo a livello circuitale dei buﬀers ritardatori in modo da
equalizzare i ritardi dei segnali negli stadi digitali attraversati dal segnale
corrispondente al bit meno signiﬁcativo. L’individuazione e la risoluzione del
problema è tuttora in corso.
Figura 5.15: Risultati delle simulazioni del folding/interpolating ADC : bits
G5, G4, G3, G2, G1, G0 @ 1 GS/s per un segnale sinusoidale in ingresso
alla frequenza di 25 M Hz ed ampiezza 1.5 Vp−p .
Nonostante gli accorgimenti e le tecniche discusse per migliorare l’accuratezza eﬀettiva del convertitore esso presenta le limitazioni sopra citate che
si fanno più evidenti all’aumentare della frequenza del segnale in ingresso.
D’altra parte, malgrado tali accorgimenti, i blocchi sono composti semplicemente da coppie diﬀerenziali e source-followers. Infatti è da sottolineare che
questa parte del lavoro è più mirata alla comprensione delle problematiche
architetturali che ad una ottimizzazione a livello di transistore delle singole
strutture. L’ottimizzazione a livello di transistore si eﬀettua generalmente al
137
momento della realizzazione del layout, in cui divengono fondamentali anche
le scelte topologiche e geometriche oltre a quelle circuitali.
Probabilmente i principali limiti di questi risultati derivano dall’anello
di interpolazione che, con le proprie resistenze e le capacità Cgd e Cgs dei
MOSFET delle coppie diﬀerenziali d’ingresso dei comparatori, limitano le
prestazioni in AC del convertitore introducendo ritardi diﬀerenziali legati
alle costanti di tempo.
Altre cause importanti, che giocano un ruolo fondamentale nella limitazione delle prestazioni dell’ADC, possono derivare dai processi di moltiplicazione
di frequenza e limitazione di banda (secondo l’equazione 5.7) all’interno dei
blocchi di folding e dai ritardi temporali ancora da compensare. Questi possono essere ridotti introducendo sui percorsi ﬁsici dei segnali dei buﬀers, il cui
comportamento (soprattutto il ritardo introdotto) dev’essere perfettamente
conosciuto a priori. La tabella 5.1 riassume le principali caratteristiche del
convertitore.
Caratteristica
Valore
Risoluzione
6 bits
Max freq. camp.
1 GS/s
Bits eﬀettivi
5 @ fs−max
Tensione d’ingresso
1.5 Vp−p
Capacità d’ingresso
5 pF
Potenza consumata
∼ 260 mW @ fs−max
Alimentazioni
+3.3 Va , +2.5 Vd
◦
N MOS
925
N ◦ resistori
661
N ◦ capacitori
120
Tabella 5.1: Caratteristiche riepilogative dell’ADC.
138
5.15
Riepilogo
Nella seconda parte di questo lavoro di tesi ho aﬀrontato e valutato alcune
delle problematiche inerenti l’integrazione di un convertitore A/D in architettura folding and interpolating per il processamento del segnale video generato
da camere CCD in applicazioni in cui la velocità di conversione rappresenta
un parametro critico.
Questa architettura scalabile consente una riduzione sostanziale della
complessità di un convertitore (circa 1/4 dei componenti rispetto a un convertitore FLASH di pari risoluzione) ed è alla base di architetture maggiormente
complesse, ad elevata risoluzione.
I risultati ottenuti non sono assolutamente da considerarsi esaustivi e
deﬁnitivi ma un primo passo verso l’integrazione della catena di trattamento
del segnale analogico descritta ampiamente nella prima parte del lavoro di
tesi. Tale processo di integrazione consente il raggiungimento di obbiettivi
quali la compattezza e il basso consumo di potenza, requisiti indispensabili
nei settori dell’imaging scientiﬁco digitale moderno.
139
Conclusioni
Le camere CCD per il canale visibile ed EUV del coronografo UVCI della
missione SCORE sono attualmente in fase di perfezionamento, prima della
successiva fase di test e debug a livello di sistema prevista per la primavera
2006.
L’identiﬁcazione dei requisiti necessari ad una missione spaziale sub orbitale ha messo in luce le principali caratteristiche relative all’implementazione
di camere CCD scientiﬁche compatte, quali la massa ridotta, il basso consumo, l’eﬃcienza nella dissipazione del calore, ma soprattutto un’elettronica di
trattamento del segnale video a basso rumore. Queste caratteristiche, abbastanza comuni nella progettazione di camere scientiﬁche rivolte allo spazio,
trovano riscontro anche in particolari applicazioni a terra, ove i requisiti di
compattezza, basso consumo, linearità ed uniformità nella risposta, ampia dinamica, buona eﬃcienza quantica e alto rapporto S/N sono di fondamentale
importanza.
Lo studio e l’implementazione di una conﬁgurazione circuitale per il trattamento del segnale video, adatta a contenere il rumore di lettura del sensore
della camera del canale visibile di UVCI, ha permesso di raggiungere già nella
prima fase di test un buon rapporto S/N . Questo si deduce dall’ampio intervallo dinamico misurato sulle immagini digitali di rumore (pari ad almeno 14
bits) al termine della catena di trattamento e conversione A/D del segnale
video, relativo alla scheda CDS/ADC da me sviluppata durante il lavoro di
tesi.
Nella successiva fase di test a livello di sistema, in cui verrà assembla-
140
ta l’intera camera e saranno connesse fra loro le varie schede elettroniche,
si cercherà di ridurre ulteriormente il rumore provocato dall’elettronica di
lettura, puntando al target della massima dinamica teorica raggiungibile.
Questa sarà ovviamente funzione della frequenza di lettura del sensore CCD,
probabilmente prossima a 300 kHz, ma ancora in fase di deﬁnizione.
La riduzione del rumore totale, generato anche dalle altre schede, e il
test globale della camera a livello di sistema, sarà eﬀettuata seguendo la
procedura consolidata messa a punto per il prototipo di laboratorio, come
descritto ampiamente nel presente lavoro.
Allo scopo di contenere il rumore, di velocizzare il processo di lettura del
sensore e di soddisfare i requisiti di compattezza sopra elencati ho analizzato
la complessità e le problematiche relative all’integrazione dell’elettronica di
campionamento e di conversione A/D. Per quanto concerne l’elettronica analogica di trattamento del segnale video ho analizzato due schemi circuitali
adatti a svolgere la funzione di doppio campionamento correlato, il primo
basato sulla tecnica di clamp e sample e adottato per le camere di SCORE,
l’altro sulla tecnica di sample and hold con circuito dual slope integrator. Nonostante le modeste diﬀerenze circuitali i due schemi svolgono la medesima
funzione e sono quindi analogamente complessi. Entrambi, a seconda dell’applicazione a cui sono rivolti, possono essere implementati in un circuito
integrato, prevalentemente a carattere analogico. Il medesimo confronto non
regge, invece, se al circuito di campionamento compariamo il convertitore
analogico-digitale.
Nonostante la limitata risoluzione presa in considerazione per l’ADC in
esame (6 bits), gli stadi analogici di pre-processing del segnale in ingresso e
la successiva sezione digitale di encoding del gray-code lo rendono maggiormente complesso. La complessità nello sviluppo è legata anche alla necessità
di aﬀrontare le problematiche riconducibili ad un circuito integrato di tipo
mixed-signal, anzichè semplicemente analogico.
Per avere una panoramica più ampia riguardo alle problematiche relative
all’integrazione di un circuito a segnale misto ho scelto e simulato in ambiente
141
CADENCE un’architettura eﬃciente, ﬂessibile e scalabile del tipo folding
and interpolating. La caratteristica di scalabilità dell’architettura consente
infatti, una volta compreso il principio di funzionamento ed evidenziate le
diﬃcoltà relative al processo di integrazione, di estendere facilmente i risultati
ottenuti a convertitori a risoluzioni superiori nella medesima architettura o
di impiegare architetture miste, in cui la folding and interpolating risulti utile
da sfruttare.
I primi convertitori A/D ad alta frequenza di campionamento (> 500
M S/s) in questa architettura sono stati ideati e progettati in tecnologia
bipolare a transistori ibribi (HBT ). Nonostante la bassa risoluzione di questi
convertitori, l’alta frequenza di campionamento è sinonimo di consumi elevati
(dell’ordine di qualche watt), come ho avuto modo di veriﬁcare lavorando
inizialmente in tecnologia BiCMOS e simulando i vari blocchi circuitali.
Per limitare i consumi e raggiungere comunque alte frequenze di conversione ho ritenuto fondamentale eﬀettuare le simulazioni basandomi su una
tecnologia a 0.25 µm a transistori MOS complementari, implementando negli
schemi tutti gli accorgimenti utili al contenimento del rumore e degli inevitabili ritardi associati ai diversi schemi circuitali percorsi dai segnali. Lo
schema adottato, infatti, massimizza l’eﬃcienza nell’uso dei comparatori, riducendo il loro numero ad 1/4 del necessario per una architettura FLASH
di pari risoluzione.
Le simulazioni eﬀettuate su questa architettura indicano, al momento,
una risoluzione eﬀettiva di 5 bits per un segnale sinusoidale in ingresso a 25
M Hz e una frequenza massima di campionamento di 1 GS/s. In tali condizioni, le simulazioni e le stime numeriche eﬀettuate con modelli ibridi bottomup e top-down portano a valori di potenza consumata dell’ordine dei 260
mW , nettamente inferiore alla potenza consumata da analoghi convertitori
realizzati in tecnologia ibrida. Inoltre, l’ampio swing (1.5 Vp−p ) e la massima
frequenza del segnale in ingresso al convertitore consentono di campionare e
convertire il segnale video ad alti pixel-rates ed elevata dinamica.
In conclusione, lo studio dell’elettronica analogica e digitale di tratta142
mento del segnale video dall’uscita del sensore CCD ai bits del convertitore,
fornisce una panoramica e alcuni dati di input utili ad aﬀrontare lo sviluppo
successivo di un ASIC complesso dedicato al trattamento del segnale video
di una camera CCD scientiﬁca. Le successive simulazioni circuitali saranno
rivolte all’ottimizzazione del circuito ﬁn qui sviluppato, nonchè alla determinazione di altri parametri di qualità come la distorsione armonica totale e il
numero di bits eﬀettivi in funzione della frequenza del segnale d’ingresso.
Gli sviluppi futuri, rivolti all’integrazione, consisteranno innanzitutto nell’incremento della risoluzione del convertitore, nella redazione dei layouts dei
circuiti analogici e digitali e nelle simulazioni post-layout a livello di sistema,
sia del circuito di campionamento che di conversione, prima di procedere alla
realizzazione di un prototipo di fonderia.
143
Ringraziamenti
Desidero esprimere la mia profonda gratitudine alle seguenti persone,
che mi hanno seguito ed aiutato durante lo svolgimento del Dottorato di
Ricerca:
• ai miei Tutori Alessandro Cidronali ed Emanuele Pace e al responsabile
per Firenze della missione SCORE Marco Romoli;
• al coordinatore del XVIII Ciclo del Dottorato in Dispositivi e Circuiti
Elettronici Prof. Gianfranco Manes, al Direttore del Dipartimento di
Elettronica e Telecomunicazioni Prof. Guido Biﬃ Gentili e al Direttore
del Dipartimento di Astronomia e Scienza dello Spazio Prof. Massimo
Landini, che mi hanno permesso di svolgere il lavoro di tesi all’interno
delle rispettive strutture;
• ai miei più stretti collaboratori Alessandro Gherardi e Luca Gori per
la loro amicizia e per il loro supporto nei momenti di diﬃcoltà;
• a Roberto Ciaranﬁ, Omar Morandi e al Prof. Giovanni Frosali per i
loro preziosi consigli;
• a Iacopo Magrini e Matteo Camprini per la loro disponibilità a confronti
e discussioni costruttive;
• ai ragazzi e ai tecnici dell’XUVLab e del MICLab, con i quali ho trascorso piacevoli ore di studio e divertimento.
Desidero inﬁne dedicare questo lavoro a mia moglie Lucia e alla mia
famiglia, senza il cui supporto non sarebbe potuto giungere a conclusione.
144
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