Inverter CMOS
VDD
Tensione di alimentazione,
storicamente 5V ma ormai,
in tecnologie moderne, può
essere 3.3V, 2.5V, 1.8V,
1.2V, 0.9V
PMOS
Inverter CMOS
Vin
Vout
Lucidi del Corso di Elettronica Digitale
Modulo 4
NMOS
E’ chiamato CMOS, da
Complementary
MOS
perché sfrutta entrambi i tipi
di MOS (p e n)
Tensione di
ingresso
Università di Cagliari
Dipartimento di Ingegneria Elettrica ed Elettronica
Laboratorio di Elettronica (EOLAB)
10 Ottobre 2006
ED - Inverter CMOS
Interruttore NMOS
VGS>VTn
S
VGS<VTn
Il terminale di source è
(tipicamente) quello in basso ed
è collegato alla massa
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
2
Interruttore PMOS
RON
VSG>|VTp|
E’ sicuramente
acceso se
VG=VDD
G
Tensione di uscita
S
Massimo Barbaro
E’ sicuramente
acceso se VG=0
G
E’ sicuramente
spento se VG=0
VSG<|VTp|
Il terminale di source è
(tipicamente) quello in alto ed è
collegato all’alimentazione (VDD)
Circuito
aperto
3
RON
10 Ottobre 2006
ED - Inverter CMOS
E’ sicuramente
spento se
VG=VDD
Circuito
aperto
Massimo Barbaro
4
Inverter: funzionamento di massima
Inverter: funzionamento di massima
Ma perché possiamo affermare
che la corrente è esattamente
uguale a zero?
Nelle resistenze non scorre VDD
corrente quindi ∆V=R•I=0
Vout
Vout=VDD
Vout=0
Vin=VDD
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
5
Inoltre il carico (il circuito a valle)
sarà necessariamente un circuito
dello stesso tipo (nel caso più
semplice un altro inverter uguale,
come in fgiura) e perciò
presenterà in ingresso i gate di
un nmos ed un pmos che sono
circuiti aperti e NON assorbono
corrente.
10 Ottobre 2006
Inverter: VTC
ED - Inverter CMOS
Massimo Barbaro
Vout
ED - Inverter CMOS
Massimo Barbaro
Vout2
6
Inverter: VTC
Se il comportamento di massima è giustamente quello di
un inverter come è la VTC?
E’ necessario costruirla per punti conoscendo le curve
caratteristiche dei due MOS al variare della tensione
gate-source.
Procedimento: si impone che le correnti del pmos e del
nmos siano uguali (lo sono perché non ci sono altri
possibili percorsi per la corrente). Graficamente questo
significa disegnare le caratteristiche dei due mos sullo
stesso grafico e trovare i punti di intersezione
Nel caso del NMOS: VGS=Vin , VDS=Vout
Nel caso del PMOS: VSG=VDD-Vin , VSD=VDD-Vout
10 Ottobre 2006
VDD
La corrente non può scorrere
verso massa perché lo NMOS è
interdetto.
Vin=0
Vin
Vin=0
7
VDD
VSGp=VDD -Vin
IDp
Vin
E’ necessario mettere in relazione le
grandezze della VTC ossia ingresso (Vin)
ed uscita (Vout) con le tensioni che
determinano la corrente dei MOS ossia
VDSn (VSDp) e VGSn (VSGp).
VSDp=VDD -Vout
Vout
IDn=IDp
IDn
VGSn =Vin
10 Ottobre 2006
VDSn=Vout
ED - Inverter CMOS
Perché la corrente
non può andare
da
nessun’altra
parte
Massimo Barbaro
8
Vin=0
PMOS
Inverter: VTC
NMOS
Vin=1
Vin=0.125
Vin=0.875
Vin=0.250
Vin=0.750
Vin=0.375
Vin=0.625
(a)
pmos triodo
(b)
pmos saturazione
La
VTC
è
quella
desiderata, ossia una VTC
che gode della proprietà
rigenerativa
Vout
IDn , IDp
Inverter: VTC
(c)
nmos off (VIN<VTn)
Vin=0.500
pmos off (VIN>VDD-|VTp|)
nmos saturazione
VTn
Vout
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
9
10 Ottobre 2006
nmos triodo
(e)
(d)
ED - Inverter CMOS
Massimo Barbaro
Inverter VTC
La caratteristica è divisa in 5 zone:
Inverter CMOS
Infatti lo NMOS è:
Pmos in triodo, nmos spento (a)
Pmos in triodo, nmos in saturazione (b)
Pmos in saturazione, nmos in saturazione (c)
Pmos in saturazione, nmos in triodo (d)
Pmos off, nmos in triodo (e)
Calcolo dei parametri statici
Off se Vin<VTn
In triodo se Vout<VDSAT, in saturazione altrimenti
Infatti il PMOS è:
Off se Vin>VDD-|VTp|
In triodo se Vout>VDD-|VDSAT|, in saturazione
altrimenti
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
Università di Cagliari
Dipartimento di Ingegneria Elettrica ed Elettronica
Laboratorio di Elettronica (EOLAB)
11
Vin
10
Parametri statici
Una volta ottenuta la VTC dell’inverter si
possono
ricavare
i
parametri
statici.
Banalmente:
Inverter: calcolo di VM
La soglia logica (VM) si trova imponendo che le due correnti siano uguali e
Vout=Vin. Tale condizione si verificherà sicuramente nella zona (c) dove entrambi i
MOS sono in saturazione.
VGS=Vin =VM
V
⎡
⎤
k nVDSATn ⎢VM − VTn − DSATn ⎥
2 ⎦
⎣
VOH = VDD
VOL = 0
Per ricavare VIL, VIH e VM bisogna utilizzare le
equazioni dei MOS
VM =
r=
con
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
13
10 Ottobre 2006
Inverter: dimensionamento per VM
⎛W ⎞
⎛W ⎞
k n = k n ' ⎜ ⎟ = µ nCOX ⎜ ⎟
⎝ L ⎠n
⎝ L ⎠n
⎛W ⎞
⎛W ⎞
k p = k p ' ⎜ ⎟ = µ p COX ⎜ ⎟
⎝ L ⎠p
⎝ L ⎠p
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
⎡
VDSATp
k pVDSATp ⎢VDD − VM − VTp −
2
⎢⎣
VDSATp
V
⎛
⎞ ⎛
⎜VTn + DSATn ⎟ + r ⎜VDD − VTp −
2 ⎠ ⎜
2
⎝
⎝
⎤
⎥
⎥⎦
⎞
⎟
⎟
⎠
1+ r
k pVDSATp
k nVDSATn
=
µ pVDSATpW p Ln vsatpW p
=
µ nVDSATnWn L p vsatnWn
ED - Inverter CMOS
Massimo Barbaro
14
La soglia logica è funzione del rapporto fra i fattori di forma del pmos e del
nmos
La condizione ideale (che rende la caratteristica simmetrica e massimizza i
margini di rumore) è quella in cui VM=VDD/2
In un circuito tipico, in cui si punta a minimizzare le dimensioni totali, le due
lunghezze saranno uguali e pari alla lunghezza minima consentita dal
processo
Tipicamente, in processi moderni:
V
⎛
⎞
k 'n VDSATn ⎜VM − VTn − DSATn ⎟
2 ⎠
⎝
=
⎛
VDSATp
k ' p VDSATp ⎜VDD − VM − VTp −
⎜
2
⎝
=
Soglia logica: considerazioni
E’ possibile, ovviamente, a partire dall’equazione precedente ricavare le
dimensioni da dare ai transistor (o meglio i loro rapporti) per ottenere una precisa
VM.
Ricordando che:
(W / L ) p
(W / L )n
VSG= VDD-Vin= VDD -VM
⎞
⎟
⎟
⎠
Le tensioni di soglia di NMOS e PMOS sono uguali
La VDSATp è leggermente maggiore della VDSATn (i PMOS sono meno soggetti
alla velocity saturation)
La mobilità degli elettroni è circa 3-4 volte quella delle lacune
Se ne ricava che, per posizionare la soglia logica al centro dell’intervallo il
rapporto fra le dimensioni del PMOS e del NMOS è di 3-3.5
Tipicamente, grosse variazione di Wp non modificano di molto la soglia logica, un
valore ottimo spesso utilizzato è quello di Wp/Lp=2Wn/Ln il che porta la soglia
vicino a VDD/2 (anche se non esattamente uguale) e mantiene le dimensioni
dell’inverter ridotte.
15
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
16
Margini di rumore
Margini di rumore
Per calcolare i margini di rumore è necessario trovare VIL e VIH.
Questo calcolo è complesso se si usano le definizioni standard.
Modificheremo quindi la definizione dei due valori approssimando la
VTC come una curva spezzata, costituita da 3 tratti
VIL viene ora definito come il punto di intersezione della retta
centrale (a pendenza g) con VOH e VIH come l’intersezione con VOL
Vout
VOH
VTC (Voltage-Transfer
Characteristic)
VM
Pendenza molto elevata pari a:
g
VIL VM VIH
10 Ottobre 2006
ED - Inverter CMOS
Possiamo calcolare VIH e VIL geometricamente:
VM
g
V − VM
VIL = VM + DD
g
VIH = VM −
Massimo Barbaro
17
10 Ottobre 2006
ED - Inverter CMOS
I DSATn (1 + λnVOUT ) = I DSATp (1 + λ p (VDD − VOUT ))
g = dVOUT/dVIN
Risolvendo per g, otteniamo:
g≈−
∂I DSATn
(1 + λnVOUT ) + λn ∂VOUT I DSATn =
∂VIN
∂VIN
∂VIN
10 Ottobre 2006
p
DD − VOUT )) − λ p
ED - Inverter CMOS
18
Ricordiamo che
Deriviamo membro a membro per VIN
(1 + λ (V
Massimo Barbaro
Calcolo di g
Per prima cosa consideriamo VIN=VOUT=VM ed uguagliamo le correnti del
NMOS e PMOS, tenendo conto della modulazione di lunghezza di
canale (qui non è trascurabile perché altrimenti il guadagno sarebbe
infinito)
∂I DSATp
VM
VM- VIL VIH- VM
Calcolo di g
=
VDD
Il guadagno g è ovviamente un numero
numero negativo che deve essere calcolato.
Vin
VOL
Sappiamo già che:
VOH=VDD
VOL=0
=−
∂VOUT
I DSATp
∂VIN
Massimo Barbaro
19
10 Ottobre 2006
Trascuriamo al numeratore
dipendenti dai λn e λp
i
termini
µ nCOX VDSATnWn / Ln (1 + r )
=
I DSATn (λn + λ p )
(1 + r )
V
⎛
⎞
⎜VM − VTn − DSATn ⎟(λn + λ p )
2 ⎠
⎝
ED - Inverter CMOS
Massimo Barbaro
20
Dimensionamento: considerazioni
Dimensionamento
Si è visto che la condizione Wp/Lp=2Wn/Ln
rende la caratteristica simmetrica, posiziona la
soglia logica vicino al centro del range di
tensioni e massimizza, contemporaneamente, i
due margini di rumore
Cosa succede se la condizione non è verificata?
Qualitativamente si può pensare in questo
modo: quando Wp/Lp<2Wn/Ln lo NMOS è più
conduttivo (assorbe più corrente) quindi è più
difficile spegnerlo per portare l’uscita a 0 quindi
la soglia logica si sposta verso il basso.
L’opposto avviene se Wp/Lp=2Wn/Ln
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
21
Poiché l’obiettivo finale è sempre quello di avere i
dispositivi più piccoli possibili (anche perché sono più
veloci) per ottenere Wp/Lp=2Wn/Ln si agisce sulle
larghezze (W) dei due MOS imponendo per ciascuno la
lunghezza minima ottenibile per una data tecnologia
Sarà quindi
Ln=Lp=Lmin
Wp= 2 Wn
Nello schematico di un circuito digitale, dunque, affianco
ad un transistor si mette un numero che rappresenta la
sua W (espressa in micron) dando per scontato che la L
sia la minima possibile
In tecnologie moderne la lunghezza di canale arriva a
Lmin= 65nm. La stessa Intel prevede di arrivare a Lmin=
45nm per il 2007, Lmin= 32nm per il 2009
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
Caratteristiche statiche: riassunto
Le tensioni nominali di uscita sono rispettivamente VDD e
0 dunque coprono il massimo range di tensioni possibile
(massimizzando i margini di rumore)
Il valore delle tensioni nominali VOH e VOL NON dipende
dalle dimensioni dei MOS (logica ratioless, ossia NON a
rapporto)
In condizioni statiche esiste sempre un percorso a bassa
impedenza verso massa o verso l’alimentazione (a
seconda che sia chiuso lo NMOS o il PMOS)
In condizioni statiche NON esiste un percorso di
corrente diretto fra alimentazione e massa
L’impedenza di ingresso è molto elevata (virtualmente
infinita) perché rappresentata dal gate di un MOS
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
23
Inverter CMOS
Calcolo dei parametri dinamici
Università di Cagliari
Dipartimento di Ingegneria Elettrica ed Elettronica
Laboratorio di Elettronica (EOLAB)
22
Inverter: caratteristiche dinamiche
Per
trovare
le
caratteristiche dinamiche è
necessario un modello
ancora più approfondito
dei transistor.
In prima approssimazione Vin
si può pensare che la
risposta sia influenzata da
una sola capacità che
rappresenta
tutte
le
capacità parassite e di
carico connesse sul nodo
di uscita
10 Ottobre 2006
Inverter: tempo di propagazione
L’evoluzione del sistema è quella di un tipico sistema RC. La
tensione d’uscita avrà un andamento esponenziale (parte da VDD)
fino ad arrivare a 0. Il tempo di propagazione è dato dal tempo che
impiega un sistema del primo ordine a raggiungere il 50% (VDD/2)
dell’escursione
Vout
Vout
CL
Req
Vout
Vout (t ) = VDD e
−
t
Req C L
VDD/2
t
Massimo Barbaro
25
10 Ottobre 2006
Inverter: tempo di propagazione
V
Vout (t pHL ) = DD
2
CL
VDD
tpHL
ED - Inverter CMOS
Definizione di tempo di tpHL
Un’approssimazione del tempo di propagazione si può
trovare col semplice modello ad interruttore:
Massimo Barbaro
26
Calcolo del tempo di propagazione
Andamento esponenziale
Vout (t pHL ) = VDD e
ED - Inverter CMOS
−
t pHL
RC
t
pHL
−
VDD
= VDD e RC
2
Evidentemente è necessario avere un modello
ancora più dettagliato per avere informazioni
quantitative sul comportamento dinamico.
Il primo punto da focalizzare è il valore esatto
della capacità CL di carico: da quali capacità è
costituita e quanto valgono
Il secondo punto è identificare Req e,
successivamente, sostituirla con un modello più
concreto del MOS
t pHL = ln(2) Req C L = 0.69 Req C L
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
27
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
28
Calcolo del tempo di propagazione
Calcolo di tp: capacità in gioco
Quali sono le condizioni di carico in cui misurare la
capacità di carico CL?
Ipotizziamo di avere come carico dell’inverter la porta
più semplice possibile (il caso migliore), ossia l’inverter
stesso
In tale situazione infatti il tempo di propagazione sarà il
migliore possibile, in tutti gli altri casi a carico maggiore
corrisponderà tp maggiore
CGSp+CGBp
Mp
CGp2
CDBp
Mp2
Vout
Vin
CGDp+CGDn
CW
Vout
Carico
Vin
10 Ottobre 2006
Mn
ED - Inverter CMOS
Massimo Barbaro
29
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
ED - Inverter CMOS
Massimo Barbaro
30
Teorema di Miller
Le capacità CGSn+CGBn e CGSp+CGBp non hanno
influenza perché si suppone che il segnale in ingresso
vari istantaneamente (ci pensa il generatore di segnale)
Le capacità CDBn e CDBp sono capacità di diffusione
La capacità CW è la capacità associata alla metallo di
interconnessione fra i due inverter (spesso trascurabile)
Le capacità CGn2 e CGp2 contengono diversi contributi
(gate/bulk, gate/drain, gate/source) ma possono essere
approssimate con la sola capacità di ossido (COXWL)
La capacità CGDn+CGDn è l’unica che non sia connessa
direttamente fra il nodo d’uscita e la massa. Può essere
trasformata in una capacità fra nodo d’uscita e massa
applicando il teorema di Miller. Contiene solo il
contributo di overlap perché il PMOS e o NMOS sono
sempre prevalentemente o in saturazione o in cutoff
10 Ottobre 2006
CGn2
CGSn+CGBn
Calcolo di tp: capacità in gioco
Mn2
CDBn
31
Il teorema di Miller afferma che, se fra il nodo V1 e V2
esiste il guadagno A è sempre possibile trasformare
un’ammettenza fra i due nodi con due ammettenze fra
ciascuno dei due nodi e massa di valore opportuno.
V1
Y
V1
V2
Yeq1=Y(1-A)
V2
Yeq2=Y(1-1/A)
Nel caso dell’inverter il guadagno fra il nodo di ingresso
e quello di uscita può essere considerato pari a -1 nel
punto di commutazione quindi Yeq1=Yeq2=2Y
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
32
Calcolo di CL
Calcolo del tempo di propagazione
E’ possibile a questo punto calcolare CL come la somma
di tutti i componenti connessi al nodo di uscita
C
Valore
CGDp
2COVWp
CGDn
2COVWn
Per calcolare il tempo di propagazione HL facciamo
l’ipotesi che l’ingresso commuti istantaneamente da 0 a
VDD. In tale caso si può affermare che il PMOS si
spenga istantaneamente mentre lo NMOS si accende
Si usa il peso 2 per via
dell’effetto Miller
Vout(t)
CDBp Keq(CJ0ADp+CJSW0PDp)
CDBn Keq(CJ0ADn+CJSW0PDn)
CGp2
COXWpLp
CGn2
COXWnLn
10 Ottobre 2006
ED - Inverter CMOS
Req
ID(t)
Massimo Barbaro
33
Calcolo di RON
CL
La corrente che scorre
attraverso lo NMOS
deve
scaricare
la
capacità CL fino a 0
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
34
Calcolo di RON
Per calcolare Req dobbiamo tenere conto che, in realtà,
corrente del MOS varia al variare della tensione di
uscita.
Tipicamente si calcola quindi una resistenza media,
integrando il valore della resistenza offerta (V/I) al
variare della tensione e dividendo per il range di tensioni
di interesse
Per via della velocity-saturation il MOS si trova a lavorare, durante tutta la
commutazione (ossia per Vout che varia da VDD a VDD/2), in regione di
saturazione.
La VDSATn è infatti tipicamente più piccola di VDD/2.
La cosa non sarebbe vera nel caso classico, in quanto VGS-VTH è tipicamente
maggiore di VDD/2.
Velocity-saturated
Classico
Commutazione
Commutazione
V2 V
1
Req =
dV
∫
V
V2 − V1 1 I (V )
LIN
2
VDSATn
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
35
10 Ottobre 2006
LIN
SAT
2
1
VDD/2
SAT
1
VDD/2 VGS-VTH
ED - Inverter CMOS
Massimo Barbaro
36
Calcolo di RON
Req =
≈−
1
VDD / 2 − VDD
2
VDD / 2
I DSATnVDD
∫
VDD
VDD / 2
∫
VDD
V
dV ≈
I DSATn (1 + λV )
Calcolo del tempo di propagazione
1
≈ 1− x
1+ x
V (1 − λV )dV
Stessi conti si possono fare per il tempo di propagazione
nella commutazione inversa (LH). Facendo la media si
ottiene il tempo di propagazione globale:
3 VDD ⎛ 7
⎞
Req =
⎜1 − λVDD ⎟
4 I DSATn ⎝ 9
⎠
tp
(
t
=
pHL
+ t pLH )
2
= 0.69C L
Reqn + Reqp
2
Analoghi calcoli e risultato si possono ovviamente ottenere per il
PMOS.
Abbiamo quindi Reqn e Reqp, la prima interviene nel fenomeno di
scarica (commutazione HL) e la seconda in quello di carica
(commutazione LH)
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
37
10 Ottobre 2006
Effetti del dimensionamento
3 VDD
C LVDD
= 0.52
4 I DSATn
k 'n (W / L )n VDSATn (VDD − VTn − VDSATn / 2 )
ED - Inverter CMOS
Massimo Barbaro
38
Le opzioni per la diminuzione del tempo di propagazione
sono:
Aumento della tensione di alimentazione
Il che significa ridurre al minimo le dimensioni dei transistor e del
carico
Aumento di Wn e (Wp)
39
In realtà non è praticamente possibile agire su questo parametro
perché è fissato da motivazioni tecnologiche e di processo.
Potendo farlo, però, tp diminuirebbe perché diminuirebbe la
resistenza equivalente (per via della parte dipendente da λ che
abbiamo trascurato nell’ultima formula)
Riduzione della CL
Da cosa dipende questo valore e come può essere diminuito?
10 Ottobre 2006
Massimo Barbaro
Diminuzione di tp
Per ragionare sul risultato ottenuto vediamo il singolo contributo del
NMOS (analogo discorso si può fare per il PMOS), sostituendo la
formula per la corrente di saturazione e, nella formula per la resistenza,
transcurando l’effetto di modulazione di lunghezza di canale (λ) che ha
poco impatto:
t pHL ≈ 0.69C L
ED - Inverter CMOS
Questa è una soluzione solo parziale perché, a parità di carico,
l’aumento delle dimensioni comporta l’aumento delle capacità
parassite e quindi l’aumento di CL (effetto di self-loading, l’inverter
carica sé stesso)
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
40
Dimensionamento per il ritardo
Dimensionamento: minimizzazione ritardo
Il dimensionamento effettuato per posizionare la soglia
logica a VDD/2 non coincide col dimensionamento per la
minimizzazione del ritardo intrinseco
Infatti per avere VM=VDD/2 è necessario rendere più
largo il PMOS rispetto al NMOS in modo da equalizzare
le resistenze equivalenti
Ciò comporta, però, un aumento delle dimensioni del
PMOS, ossia una aumento delle sue capacità parassite
e della capacità di gate offerta in ingresso dall’inverter di
carico (supposto sempre che sia di identico all’inverter in
esame).
Come è possibile allora minimizzare il ritardo accettando
di rinunciare ad una soglia logica perfettamente
centrata?
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
41
Dimensionamento per il ritardo
[
]
10 Ottobre 2006
⎞
⎟⎟
⎠
ED - Inverter CMOS
[
]
CL = Cdn1 + Cdp1 + Cgp2 + Cgn2 + CW = (1 + β )(Cdn1 + Cgn2 ) + CW
Capacità
di
diffusione
(complessive)
del
primo
inverter
Capacità di gate
(complessive) del
secondo inverter
Rp =
Reqp
Capacità dei wire
10 Ottobre 2006
ED - Inverter CMOS
β
Massimo Barbaro
42
r=
Reqp
⎛
rB ⎞ Ar
= A⎜⎜ B + ⎟⎟ − 2 (B + Bβ + C ) = 0
∂β
β ⎠ β
⎝
Reqn
B−
r (B + C )
A = 0.345 Reqn
β opt 2
⎛
⎝
β opt 2 = r ⎜1 +
=0
⎛
C
C⎞
⎟
B⎠
⎞
W
⎟
β opt = r ⎜⎜1 +
Cdn1 + C gn 2 ⎟
B = Cdn1 + C gn 2
⎝
C = CW
Massimo Barbaro
Viceversa, la resistenza equivalente del PMOS è
inversamente proporzionale alla sua W quindi la Reqp
sarà β volte più piccola di quella di un PMOS minimo
∂t p
Per ottenere il dimensionamento ottimo deriviamo rispetto a β ed uguagliamo a
zero.
Riscriviamo l’espressione in modo più comodo:
⎛
r
t p = A(B + Bβ + C )⎜⎜1 +
⎝ β
⎛W ⎞
⎛W ⎞
⎜ ⎟ = β⎜ ⎟
⎝ L ⎠p
⎝ L ⎠n
Derivando:
]
[
Sappiamo che tutte le capacità parassite sono
proporzionali alla larghezza del transistor quindi le
capacità parassite del PMOS saranno β volte più
grandi di quelle del NMOS
Dimensionamento per il ritardo
Mettendo tutto insieme:
R ⎞
⎛
⎜⎜ Reqn + eqp ⎟⎟
β ⎠
=
t p = 0.69 (1 + β )(Cdn1 + C gn 2 ) + CW ⎝
2
⎛
r⎞
= 0.345 (1 + β )(Cdn1 + C gn 2 ) + CW Reqn ⎜⎜1 + ⎟⎟
⎝ β⎠
Consideriamo un PMOS β volte più largo di un NMOS a dimensione
minima:
43
10 Ottobre 2006
ED - Inverter CMOS
⎠
Massimo Barbaro
44
Dimensionamento : considerazioni
Ritardo: riassunto
Se la capacità dei wire (CW) è trascurabile si ottiene un rapporto
proporzionale alla radice di r anzi che a r come ottenuto dal
dimensionamento per la soglia logica.
Paradossalmente, quindi, a transistor più piccoli corrispondono gate
più veloci (sempre quando la capacità dei wire è trascurabile e
supponendo un carico uguale al gate stesso)
La ragione è da ricercare nel fatto che, alla diminuzione di uno dei
due tempi di propagazione (quello LH) dovuto all’aumento delle
dimensioni del PMOS corrisponde un aumento del tempo HL dovuto
al fatto che lo NMOS, a parità di dimensioni, deve scaricare una
capacità più grande
Il valore di β trovato corrisponde al punto in cui la media dei due
fenomeni è minima il che NON corrisponde al punto in cui i due
ritardi sono uguali (come sarebbe richiesto dall’avere soglia logica
pari a VDD/2)
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
45
Il ritardo di inverter si minimizza agendo sulle
dimensioni (minimizzando la capacità parassita)
Il dimensionamento per ritardo ottimo non
corrisponde al dimensionamento per soglia
logica ottima
All’aumentare delle dimensioni il gate si carica
da solo (self-loading) e le prestazioni non
migliorano più
10 Ottobre 2006
ED - Inverter CMOS
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46
Potenza dissipata
Le componenti del consumo di potenza sono 3:
Inverter CMOS
Consumo di potenza
Università di Cagliari
Dipartimento di Ingegneria Elettrica ed Elettronica
Laboratorio di Elettronica (EOLAB)
Potenza statica: è quella dissipata quando l’inverter
ha ingresso costante, in condizioni di stabilità
Potenza dinamica dovuta a CL: è la potenza
consumata in commutazione, dovuta al fatto che in
corrispondenza di una variazione d’ingresso deve
avvenire una variazione dell’uscita che comporta la
carica e la scarica di CL
Potenza dinamica dovuta a correnti di cortocircuito: è la potenza che si dissipa in
commutazione quando, temporaneamente, si
creano percorsi conduttivi diretti fra alimentazione e
massa
10 Ottobre 2006
ED - Inverter CMOS
Massimo Barbaro
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Potenza dinamica su CL
Potenza dinamica su CL
Ogni volta che CL viene caricata in una commutazione
LH una certa quantità di energia deve essere prelevata
dall’alimentazione.
Parte di questa energia viene immagazzinata su CL e
parte dissipata nel PMOS
Se la transizione dell’ingresso è istantanea, lo NMOS si
spegne istantaneamente ed il PMOS si accende
(inizialmente in saturazione)
Il PMOS carica CL fino al valore di VDD con la sua
corrente di drain che varia al variare di Vout
i (t ) = C
VDD
Vin=0
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Energia fornita dall’alimentazione
dV
E =CV ∫
dt =
dt
= C V ∫ dV = C V
VDD
L
E
VDD
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L
10 Ottobre 2006
DD 0
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L
VDD
DD
∞
ECL = ∫0 iVDD (t )Vout (t )dt
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L’energia totale assorbita da CL è pari alla metà
dell’energia erogata dall’alimentazione, questo
perché l’altra metà viene dissipata sul PMOS
CL
2
out
L 0
out
VDD
DD
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0
dV
V dt =
E =C ∫
dt
CV
= C ∫ V dV =
2
DD 0
out
= ∫ i (t )V dt
Energia assorbita da CL
∞
out
VDD
∞
Energia assorbita da CL
L’energia totale erogata dall’alimentazione per
caricare completamente CL è:
∞
L
CL
Energia erogata dall’alimentazione
out
Vout
Non c’è percorso diretto
verso massa perché lo
NMOS è off
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dV (t )
dt
L 0
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L
out
2
DD
out
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Transizione HL
Potenza dinamica dissipata
Nella commutazione opposta (HL) il PMOS si
spegne e CL si scarica attraverso lo NMOS.
In questa situazione l’alimentazione non eroga
energia (perché non eroga corrente).
L’energia che era stata precedentemente
immagazzinata su CL viene dissipata sul NMOS
L’energia totale dissipata in una doppia
transizione (L->H->L) è data dalla somma di
quella dissipata sul PMOS e sul NMOS.
Tale energia è indipendente dalla resistenza
dei MOS e dalle loro dimensioni
La potenza dissipata si ottiene dividendo
l’energia per il tempo impiegato dalla doppia
transizione (ossia moltiplicando per la frequenza
di commutazione dell’inverter)
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Potenza dissipata: considerazioni
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Potenza dinamica da cortocircuito
La frequenza f0->1 per cui viene moltiplicata l’energia non è
necessariamente uguale alla frequenza di funzionamento del
sistema
Non è infatti vero che ogni singolo gate commuti alla frequenza del
sistema (non tutti i gate commutano contemporaneamente)
Questo fa sì che la frequenza effettiva da usare nella formula sia da
pesare con un coefficiente moltiplicativo che deriva da
considerazioni statistiche sulla probabilità di commutazione di vari
gate
La formula ci dà il caso peggiore (worst case)
Per valutare il consumo reale bisogna avere delle statistiche sul
numero di transizioni dell’uscita, che dipendono dalla specifica
operazione svolta dal circuito (switching-activity).
Si ottiene che, se la probabilità di avere una transizione è pari a
P0Æ1:
Pdyn = CLVDD2/T = CLVDD2 f0->1
In realtà l’ingresso non potrà mai variare instantaneamente fra 0 e
VDD (o VDD e 0) ma assumerà tutto i valori intermedi.
Mentre l’ingresso compie la sua commutazione, in un certo range di
tensioni sia il PMOS che lo NMOS sono accesi e si stabilisce quindi
un cortocircuito (temporaneo) fra alimentazione e massa.
Questo avviene quando l’ingresso è:
Vtn<Vin<VDD-|Vtp|
IShort
Pdyn = CLVDD2 P0->1f = Ceff VDD2 f
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Potenza dinamica da cortocircuito
Potenza statica
Al variare della tensione di ingresso può capitare che i due
dispositivi siano accesi contemporaneamente dando origine ad una
corrente di cortocircuito (Ishort) che dissipa potenza
La dissipazione di potenza statica è molto piccola ed è legata solo a
due fenomeni:
Vin
tr
Edp=VDDIpeak(tr+tf)/2
Pdp=Edp f0->1= f0->1VDDIpeak(tr+tf)/2
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Potenza statica
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IS
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La potenza dissipata totale è data dalla somma
delle 3 componenti:
P = Pstat+Pdyn+Pdp =
= IleakageVDD+ [CLVDD2 + VDDIpeak(tr+tf)/2]f0->1
In genere il contributo di Pdyn è quello dominante
Diodi parassiti (formati dalle
sacche n+ e dal body e dalle
sacche p+ e dalla nwell)
Corrente di
sottosoglia
Diodi parassiti (formati dalle
giunzioni pn fra le sacche n+
di source e drain ed il
substrato).
Analoghe
strutture esistono nel PMOS.
Potenza dissipata
Il vantaggio della tecnologia CMOS rispetto a tutte le altre è proprio
il fatto di avere una dissipazione statica praticamente trascurabile
Nelle tecnologia moderne (deep-submicron), dai 90nm in giù, la
corrente di sottosoglia tende a dominare il fenomeno.
ID
ED - Inverter CMOS
n+
Ishort
n+
Corrente di sottosoglia, dovuta al
fatto che, in realtà, il transistor non
si
spegne
brutalmente
ma
conduce anche per VGS inferiori
alla soglia.
Tanto più corto è il dispositivo,
tanto minore è la tensione di soglia
e maggiore la corrente di
sottosoglia.
Ipeak
tf
La corrente di leakage attraverso i diodi parassiti
La corrente di sottosoglia dei MOS.
Ileakage=IS+ID
Pstat=IleakageVDD
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Prodotto Potenza/Ritardo (PDP)
Prodotto Energia/Ritardo (EDP)
Un parametro fondamentale di una tecnologia è il prodotto potenza/ritardo
(Power Delay Product), ossia il prodotto fra massima frequenza di
funzionamento e ritardo.
Nel caso CMOS si può ricavare dalla formula della potenza, notando che la
massima frequenza di funzionamento dell’inverter è pari al doppio del tempo
di propagazione.
Infatti per ogni colpo di clock devono essere compiute due commutazioni (HL
e LH) (per frequenze maggiori il segnale non riesce a propagarsi prima che
l’ingresso cambi nuovamente), dunque, trascurando i contributi di statica e di
cortociruito:
PDP = Pdyntp = CLVDD2 fmax tp = CLVDD2 (1/2tp) tp= CLVDD2/2
Il termine PDP dipende solo da alimentazione e CL che vanno quindi
minimizzate contemporaneamente.
Il PDP è una misura dell’energia mediamente consumata per una
transizione.
Come metrica ha però un difetto: mediando l’energia sul tempo di
elaborazione può essere resa bassa semplicemente riducendo la frequenza
di operazione, ossia impiegando più tempo per fare la stessa operazione (a
scapito delle prestazioni effettive).
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Potenza: riassunto
La dissipazione di potenza statica è
praticamente nulla
La dissipazione di potenza dinamica è
proporzionale al quadrato della tensione di
alimentazione
ed
alla
frequenza
di
commutazione
In commutazione ci possono essere cortocircuiti
temporanei fra alimentazione e massa
Il PDP dipende solo da VDD e da CL
Lo EDP dipende da VDD e da CL e dal tempo di
propagazione
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Una metrica più efficace è rappresentata dal prodotto energia/ritardo
(Energy Delay Product)
Lo EDP misura infatti l’energia spesa a parità di prestazioni (a parità
di velocità di funzionamento).
Si può facilmente ricavare l’EDP di un inverter CMOS dal suo PDP
moltiplicando ulteriormente per il tempo di propagazione:
EDP = PDP tp = CLVDD2/2 tp
Si vede ora che, all’aumentare della tensione di alimentazione
aumentano le prestazioni (diminuisce tp) ma aumenta anche l’energia
dissipata (quadraticamente).
Al contrario, il PDP migliora indefinitamente al diminuire della VDD
(ovviamente a scapito delle velocità).
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