Inverter CMOS
Lucidi del Corso di Elettronica Digitale
Modulo 4
Università di Cagliari
Dipartimento di Ingegneria Elettrica ed Elettronica
Laboratorio di Elettronica (EOLAB)
Inverter CMOS
VDD
PMOS
Vin
Tensione di alimentazione,
storicamente 5V ma ormai,
ormai
in tecnologie moderne, può
essere 3.3V, 2.5V, 1.8V,
1.2V, 0.9V
Vout
T i
Tensione
di uscita
it
NMOS
Tensione
e so ed
di
ingresso
23 Settembre 2009
E’ chiamato CMOS, da
Complementary
MOS
perché sfrutta entrambi i tipi
di MOS (p
( e n))
ED - Inverter CMOS
Massimo Barbaro
2
Interruttore NMOS
VGS>VTn
E’ sicuramente
acceso se
VG=VDD
G
S
VGS<VTn
Il terminale di source è
(tipicamente) quello in basso ed
è collegato alla massa
23 Settembre 2009
RON
ED - Inverter CMOS
E sicuramente
E’
spento se VG=0
Circuito
aperto
ape
to
Massimo Barbaro
3
Interruttore PMOS
VSG>|VTp|
S
RON
E’ sicuramente
acceso se VG=0
G
VSG<|V
|VTp|
Il terminale di source è
(tipicamente) quello in alto ed è
collegato all’alimentazione (VDD)
23 Settembre 2009
ED - Inverter CMOS
E’ sicuramente
spento se
VG=VDD
Circuito
aperto
ape
to
Massimo Barbaro
4
Inverter: funzionamento di massima
Nelle resistenze non scorre VDD
quindi: ΔV=R•I=0
corrente q
Vin=0
ΔV =VDD – Vout
Voutt
Vin
i
Vout=VDD
Vout=0
Vin=VDD
ΔV = Voutt
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
5
Inverter: funzionamento di massima
Ma perché possiamo affermare
che la corrente è esattamente
uguale
l a zero?
?
Vin=0
VDD
La corrente non può scorrere
verso massa perché lo NMOS è
interdetto.
Inoltre il carico (il circuito a valle)
sarà necessariamente un circuito
dello stesso tipo (nel caso più
semplice un altro inverter uguale,
come in figura) e perciò
presenterà in ingresso i gate di
un nmos ed un pmos che sono
circuiti aperti e NON assorbono
corrente.
23 Settembre 2009
ED - Inverter CMOS
Vout
Massimo Barbaro
Vout2
6
Inverter: VTC
Se il comportamento di massima è giustamente quello di
un inverter come è la VTC?
E’ necessario costruirla per punti conoscendo le curve
caratteristiche dei due MOS al variare della tensione
gate-source.
Procedimento: si impone che le correnti del pmos e del
nmos siano uguali (lo sono perché non ci sono altri
possibili percorsi per la corrente). Graficamente questo
significa disegnare le caratteristiche dei due mos sullo
stesso grafico e trovare i punti di intersezione
Nel caso del NMOS:
OS VGS=Vin , VDS=Vout
Nel caso del PMOS: VSG=VDD-Vin , VSD=VDD-Vout
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
7
Inverter: VTC
VDD
VSGp=V
VDD -V
Vin
IDp
Vin
i
E’ necessario mettere in relazione le
grandezze della VTC ossia ingresso (Vin)
ed uscita ((Vout) con le tensioni che
determinano la corrente dei MOS ossia
VDSn (VSDp) e VGSn (VSGp).
VSDp=VDD -Vout
Voutt
IDn=IDp
IDn
VGSn =Vin
23 Settembre 2009
VDSn=Vout
ED - Inverter CMOS
Perché la corrente
non può andare
da
nessun’altra
parte
p
Massimo Barbaro
8
IDnn , IDp
Inverter: VTC
Vin=0
PMOS
NMOS
Vin=1
Vin=0.125
Vin=0.875
Vin=0.250
Vin=0.750
Vin=0.375
Vin=0.625
Vin=0.500
Vout
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
9
Inverter: VTC
(a)
pmos triodo
(b)
Vout
pmos saturazione
La
VTC
è
quella
desiderata, ossia una VTC
che
h gode
d della
d ll proprietà
i tà
rigenerativa
( )
(c)
nmos off (VIN<VTn)
pmos off (VIN>VDD-|VTp|)
nmos saturazione
VTn
23 Settembre 2009
nmos triodo
(d)
ED - Inverter CMOS
(e)
Massimo Barbaro
Vin
10
Inverter VTC
La caratteristica è divisa in 5 zone:
Infatti lo NMOS è:
Pmos in triodo, nmos spento (a)
Pmos in triodo, nmos in saturazione (b)
Pmos in saturazione, nmos in saturazione (c)
Pmos in saturazione, nmos in triodo (d)
Pmos off, nmos in triodo (e)
Off se Vin<VTn
In triodo se Vout<VDSAT, in saturazione altrimenti
Infatti il PMOS è:
Off se Vin>VDD-|VTp|
In triodo se Vout>VDD-|VDSAT|, in saturazione
altrimenti
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
11
Inverter CMOS
Calcolo dei parametri statici
Università di Cagliari
Dipartimento di Ingegneria Elettrica ed Elettronica
Laboratorio di Elettronica (EOLAB)
Parametri statici
Una volta ottenuta la VTC dell’inverter si
possono
ricavare
i
parametri
statici
statici.
Banalmente:
VOH = VDD
VOL = 0
Per ricavare
P
i
VIL, VIH e VM bisogna
bi
utilizzare
tili
l
le
equazioni dei MOS
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
13
Inverter: calcolo di VM
La soglia logica (VM) si trova imponendo che le due correnti siano uguali e
Vout=Vin. Tale condizione si verificherà sicuramente nella zona (c) dove entrambi i
MOS sono in saturazione.
VGS=Vin =VM
VSG= VDD-Vin= VDD -VM
VDSATn ⎤
⎡
k nVDSATn ⎢VM − VTn −
2 ⎥⎦
⎣
VM =
con
r=
23 Settembre 2009
=
⎡
VDSATp
k pVDSATp ⎢VDD − VM − VTp −
2
⎢⎣
VDSATp
VDSATn ⎞ ⎛⎜
⎛
⎜VTn +
⎟ + r VDD − VTp −
2 ⎠ ⎜
2
⎝
⎝
⎤
⎥
⎥⎦
⎞
⎟
⎟
⎠
1+ r
k pVDSATp
k nVDSATn
μ pVDSATpW p Ln vsatpW p
=
=
μ nVDSATnWn L p vsatnWn
ED - Inverter CMOS
Massimo Barbaro
14
Inverter: dimensionamento per VM
E’ possibile, ovviamente, ricavare, a partire dall’equazione precedente, le
dimensioni da dare ai transistor (o meglio i loro rapporti) per ottenere una precisa
VM.
Ricordando che:
⎛W ⎞
⎛W ⎞
k n = k n ' ⎜ ⎟ = μ nCOX ⎜ ⎟
⎝ L ⎠n
⎝ L ⎠n
(W / L ) p
(W / L )n
23 Settembre 2009
⎛W ⎞
⎛W ⎞
k p = k p ' ⎜ ⎟ = μ p COX ⎜ ⎟
⎝ L ⎠p
⎝ L ⎠p
VDSATn ⎞
⎛
k 'n VDSATn ⎜VM − VTn −
⎟
2
⎝
⎠
=
⎛
VDSATp
⎜
k ' p VDSATp VDD − VM − VTp −
⎜
2
⎝
ED - Inverter CMOS
Massimo Barbaro
⎞
⎟
⎟
⎠
15
Soglia logica: considerazioni
La soglia logica è funzione del rapporto fra i fattori di forma del pmos e del
nmos
La condizione ideale (che rende la caratteristica simmetrica e massimizza i
margini di rumore) è quella in cui VM=VDD/2
In un circuito tipico, in cui si punta a minimizzare le dimensioni totali, le due
lunghezze saranno uguali e pari alla lunghezza minima consentita dal
processo
Tipicamente, in processi moderni:
Le tensioni di soglia di NMOS e PMOS sono uguali
La VDSATp è leggermente maggiore della VDSATn (i PMOS sono meno soggetti
alla velocity saturation)
La mobilità degli elettroni è circa 3-4 volte quella delle lacune
Se ne ricava che, per posizionare la soglia logica al centro dell’intervallo, è
richiesto (se Ln=Lp=Lmin e se le VDSAT sono molto simili):
r=1 → Wp = (μnVDSATn/μpVDSATp ) Wn = r’ Wn ≈ μn/μp Wn
Il rapporto fra le dimensioni del PMOS e del NMOS dovrebbe quindi essere 3-3.5
ma tipicamente, grosse variazione di Wp non modificano di molto la soglia logica,
un valore ottimo spesso utilizzato è quello di Wp/Lp=2Wn/Ln il che porta la soglia
vicino a VDD/2 (anche se non esattamente uguale) e mantiene le dimensioni
dell’inverter ridotte.
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
16
Margini di rumore
Per calcolare i margini di rumore è necessario trovare VIL e VIH.
Questo calcolo è complesso se si usano le definizioni standard.
M difi h
Modificheremo
quindi
i di la
l definizione
d fi i i
d i due
dei
d valori
l i approssimando
i
d la
l
VTC come una curva spezzata, costituita da 3 tratti
VIL viene ora definito come il punto di intersezione della retta
centrale (a pendenza g) con VOH e VIH come l’intersezione con VOL
Vout
VOH
VTC (Voltage-Transfer
(Voltage Transfer
Characteristic)
VM
Pendenza molto elevata pari a:
g
VOL
23 Settembre 2009
Vin
VIL VM VIH
ED - Inverter CMOS
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17
Margini di rumore
Sappiamo già che:
VOH=VDD
VOL=0
0
Possiamo calcolare VIH e VIL geometricamente:
VM
VIH = VM −
g
VDD − VM
VIL = VM +
g
Il guadagno g è ovviamente un numero
numero negativo che deve essere calcolato.
23 Settembre 2009
ED - Inverter CMOS
VDD
VM
VM- VIL VIH- VM
Massimo Barbaro
18
Calcolo di g
Per prima cosa consideriamo VIN=VOUT=VM ed uguagliamo le correnti del
NMOS e PMOS, tenendo conto della modulazione di lunghezza di
canale
l (qui
( i non è trascurabile
t
bil perché
hé altrimenti
lt i
ti il guadagno
d
sarebbe
bb
infinito)
I DSATn (1 + λnVOUT ) = I DSATp (1 + λ p (VDD − VOUT ))
Deriviamo membro a membro per VIN
∂I DSATn
∂VOUT
DSAT
(1 + λnVOUT ) + λn
I DSATn =
∂VIN
∂VIN
=
∂I DSATp
∂VIN
23 Settembre 2009
∂VOUT
(1 + λ p (VDD − VOUT )) − λ p
I DSATp
∂VIN
ED - Inverter CMOS
Massimo Barbaro
19
Calcolo di g
Ricordiamo che
g = dVOUT/dVIN
Risolvendo per g,
g otteniamo:
Trascuriamo al numeratore
dipendenti dai λn e λp
i
termini
μ nCOX VDSATnWn / Ln (1 + r )
g≈−
=
I DSATn (λn + λ p )
=−
23 Settembre 2009
(1 + r )
VDSATn ⎞
⎛
⎟ ( λn + λ p )
⎜VM − VTn −
2 ⎠
⎝
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Massimo Barbaro
20
Dimensionamento: considerazioni
Si è visto che la condizione Wp/Lp=2Wn/Ln
rende la caratteristica simmetrica,
simmetrica posiziona la
soglia logica vicino al centro del range di
tensioni e massimizza,, contemporaneamente,
p
, i
due margini di rumore
Cosa succede se la condizione non è verificata?
Qualitativamente si può pensare in questo
modo: q
quando Wp/Lp<2Wn/Ln lo NMOS è p
più
conduttivo (assorbe più corrente) quindi è più
difficile spegnerlo per portare l’uscita a 0 quindi
l soglia
la
li logica
l i
sii sposta
t verso il basso.
b
L’opposto avviene se Wp/Lp>2Wn/Ln
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
21
Dimensionamento
Poiché l’obiettivo finale è sempre quello di avere i
dispositivi più piccoli possibili (anche perché sono più
veloci)
l i) per ottenere
tt
Wp/Lp=2W
2Wn/Ln sii agisce
i
sulle
ll
larghezze (W) dei due MOS imponendo per ciascuno la
lunghezza minima ottenibile per una data tecnologia
Sarà quindi
Ln=Lp=Lmin
Wp= 2 Wn
Nello schematico di un circuito digitale, dunque, affianco
ad un transistor si mette un numero che rappresenta la
sua W (espressa in micron) dando per scontato che la L
sia la minima possibile
In tecnologie moderne la lunghezza di canale arriva a
Lmin= 65nm.
65
L stessa
La
t
I t l prevede
Intel
d di arrivare
i
a Lmin=
45nm per il 2007, Lmin= 32nm per il 2009
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
22
Caratteristiche statiche: riassunto
Le tensioni nominali di uscita sono rispettivamente VDD e
0 dunque coprono il massimo range di tensioni possibile
(massimizzando i margini di rumore)
Il valore delle tensioni nominali VOH e VOL NON dipende
p
dalle dimensioni dei MOS (logica ratioless, ossia NON a
rapporto)
In condizioni statiche esiste sempre un percorso a bassa
impedenza verso massa o verso l’alimentazione (a
seconda che sia chiuso lo NMOS o il PMOS)
In condizioni statiche NON esiste un percorso di
corrente diretto fra alimentazione e massa
L’impedenza di ingresso è molto elevata (virtualmente
infinita) perché rappresentata dal gate di un MOS
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
23
Inverter CMOS
Calcolo dei parametri dinamici
Università di Cagliari
Dipartimento di Ingegneria Elettrica ed Elettronica
Laboratorio di Elettronica (EOLAB)
Inverter: caratteristiche dinamiche
Per
trovare
le
caratteristiche dinamiche è
necessario un modello
ancora più approfondito
dei transistor.
In prima approssimazione Vin
sii può
ò pensare che
h la
l
risposta sia influenzata da
una sola capacità che
rappresenta
tutte
le
capacità
p
parassite e di
p
carico connesse sul nodo
di uscita
23 Settembre 2009
ED - Inverter CMOS
Vout
CL
Massimo Barbaro
25
Inverter: tempo di propagazione
Un’approssimazione del tempo di propagazione si può
trovare col semplice modello ad interruttore:
L’evoluzione del sistema è quella di un tipico sistema RC. La
tensione d’uscita avrà un andamento esponenziale (parte da VDD)
fino ad arrivare a 0.
0 Il tempo di propagazione è dato dal tempo che
impiega un sistema del primo ordine a raggiungere il 50% (VDD/2)
dell’escursione
Vout
Req
CL
VDD
Vout
Vout (t ) = VDD e
t
Req C L
VDD/2
t
tpHL
23 Settembre 2009
−
ED - Inverter CMOS
Massimo Barbaro
26
Inverter: tempo di propagazione
Definizione di tempo di tpHL
VDD
Vout (t pHL ) =
2
Andamento esponenziale
Vout (t pHL ) = VDD e
−
t pHL
RC
t pHL
−
VDD
= VDD e RC
2
t pHL = ln(2) Req C L = 0.69 Req C L
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
27
Calcolo del tempo di propagazione
Evidentemente è necessario avere un modello
ancora più dettagliato per avere informazioni
quantitative sul comportamento dinamico.
Il primo
i
punto
t da
d focalizzare
f
li
è il valore
l
esatto
tt
della capacità CL di carico: da quali capacità è
costituita
tit it e quanto
t valgono
l
Il secondo punto è identificare Req e,
successivamente, sostituirla con un modello più
concreto del MOS
23 Settembre 2009
ED - Inverter CMOS
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28
Calcolo del tempo di propagazione
Quali sono le condizioni di carico in cui misurare la
capacità
p
di carico CL?
Ipotizziamo di avere come carico dell’inverter la porta
più semplice possibile (il caso migliore), ossia l’inverter
stesso
In tale situazione infatti il tempo di propagazione sarà il
migliore possibile, in tutti gli altri casi a carico maggiore
corrisponderà tp maggiore
Vout
Carico
Vin
23 Settembre 2009
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29
Calcolo di tp: capacità in gioco
CGSp+CGBp
Mp
CDBp
CGp2
Mp2
Vout
Vin
CGDp+CGDn
CW
Mn
CDBn
CGSn+CGBn
23 Settembre 2009
ED - Inverter CMOS
Mn2
CGn2
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30
Calcolo di tp: capacità in gioco
Le capacità CGSn+CGBn e CGSp+CGBp non hanno
influenza perché si suppone che il segnale in ingresso
vari istantaneamente (ci pensa il generatore di segnale)
Le capacità CDBn e CDBp sono capacità di diffusione
L capacità
La
ità CW è la
l capacità
ità associata
i t alla
ll metallo
t ll di
interconnessione fra i due inverter (spesso trascurabile)
Le capacità CGn2
G 2 e CGp2
G 2 contengono diversi contributi
(gate/bulk, gate/drain, gate/source) ma possono essere
approssimate con la sola capacità di ossido (COXWL)
La capacità CGDn+CGDn è l’unica che non sia connessa
direttamente fra il nodo d’uscita e la massa. Può essere
trasformata in una capacità fra nodo d
d’uscita
uscita e massa
applicando il teorema di Miller. Contiene solo il
contributo di overlap perché il PMOS e o NMOS sono
sempre prevalentemente
l t
t o in
i saturazione
t
i
o in
i cutoff
t ff
23 Settembre 2009
ED - Inverter CMOS
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31
Teorema di Miller
Il teorema di Miller afferma che, se fra il nodo V1 e V2
esiste il guadagno A è sempre possibile trasformare
un’ammettenza fra i due nodi con due ammettenze fra
ciascuno dei due nodi e massa di valore opportuno.
V1
Y
V1
V2
Yeq1=Y(1-A)
V2
Yeq2=Y(1-1/A)
Nel caso dell’inverter il guadagno fra il nodo di ingresso
e quello di uscita può essere considerato pari a -1 nel
punto di commutazione quindi Yeq1=Yeq2=2Y
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
32
Calcolo di CL
E’ possibile a questo punto calcolare CL come la somma
di tutti i componenti connessi al nodo di uscita
C
Valore
CGDp
2COVWp
CGDn
2COVWn
Si usa il peso 2 per via
dell’effetto
dell
effetto Miller
CDBp Keq(CJ0ADp+CJSW0PDp)
CDBn Keq(CJ0ADn+CJSW0PDn)
CGp2
COXWpLp
CGn2
COXWnLn
23 Settembre 2009
ED - Inverter CMOS
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33
Calcolo del tempo di propagazione
Per calcolare il tempo di propagazione HL facciamo
l’ipotesi
p
che l’ingresso
g
commuti istantaneamente da 0 a
VDD. In tale caso si può affermare che il PMOS si
spenga istantaneamente mentre lo NMOS si accende
Vout(t)
Req
CL
La corrente
L
t che
h scorre
attraverso lo NMOS
deve
scaricare
la
capacità CL fino a 0
ID(t)
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
34
Calcolo di RON
Per calcolare Req dobbiamo tenere conto che, in realtà,
corrente del MOS varia al variare della tensione di
uscita.
Tipicamente si calcola quindi una resistenza media,
integrando il valore della resistenza offerta (V/I) al
variare della tensione e dividendo per il range di tensioni
di interesse
V2 V
1
Req =
dV
∫
V2 − V1 V1 I (V )
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
35
Calcolo di RON
Per
via della velocity-saturation il MOS si trova a lavorare, durante tutta la
commutazione (ossia per Vout che varia da VDD a VDD/2), in regione di
saturazione.
La VDSATn è infatti tipicamente più piccola di VDD/2.
La cosa non sarebbe vera nel caso classico, in quanto VGS-VTH è tipicamente
maggiore di VDD/2.
Velocity-saturated
Classico
Commutazione
LIN
Commutazione
SAT
LIN
2
VDSATn
2
1
VDD/2
23 Settembre 2009
SAT
1
VDD/2 VGS-V
VTH
ED - Inverter CMOS
Massimo Barbaro
36
Calcolo di RON
1
Req =
VDD / 2 − VDD
≈−
2
I DSATnVDD
VDD / 2
∫
VDD
VDD / 2
∫
VDD
V
dV ≈
I DSATn (1 + λV )
1
≈ 1− x
1+ x
V (1 − λV )dV
3 VDD ⎛ 7
⎞
Req =
⎜1 − λVDD ⎟
4 I DSATn ⎝ 9
⎠
Analoghi calcoli e risultato si possono ovviamente ottenere per il
PMOS.
PMOS
Abbiamo quindi Reqn e Reqp, la prima interviene nel fenomeno di
scarica (commutazione HL) e la seconda in quello di carica
(commutazione LH)
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
37
Calcolo del tempo di propagazione
Stessi conti si possono fare per il tempo di propagazione
nella commutazione inversa (LH). Facendo la media si
ottiene il tempo di propagazione globale:
tp
(
t
=
pHL
HL
23 Settembre 2009
+ t pLH
LH )
2
= 0.69C L
ED - Inverter CMOS
Reqn + Reqp
Massimo Barbaro
2
38
Effetti del dimensionamento
Per ragionare sul risultato ottenuto vediamo il singolo contributo del
NMOS (analogo discorso si può fare per il PMOS), sostituendo la
formula per la corrente di saturazione e, nella formula per la resistenza,
transcurando l’effetto di modulazione di lunghezza di canale (λ) che ha
poco impatto:
p
p
t pHL
3 VDD
C LVDD
≈ 0.69C L
= 0.52
4 I DSATn
k 'n (W / L )n VDSATn (VDD − VTn − VDSATn / 2 )
Da cosa dipende questo valore e come può essere diminuito?
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
39
Diminuzione di tp
Le opzioni per la diminuzione del tempo di propagazione
sono:
Aumento della tensione di alimentazione
Riduzione della CL
In realtà non è praticamente possibile agire su questo parametro
perché
hé è fissato
fi
t da
d motivazioni
ti
i i tecnologiche
t
l i h e di processo.
Potendo farlo, però, tp diminuirebbe perché diminuirebbe la
resistenza equivalente (per via della parte dipendente da λ che
abbiamo trascurato nell
nell’ultima
ultima formula)
Il che significa ridurre al minimo le dimensioni dei transistor e del
carico
Aumento di Wn e (Wp)
Questa è una soluzione solo parziale perché,
perché a parità di carico,
carico
l’aumento delle dimensioni comporta l’aumento delle capacità
parassite e quindi l’aumento di CL (effetto di self-loading, l’inverter
carica sé stesso)
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
40
Dimensionamento: minimizzazione ritardo
Il dimensionamento effettuato per posizionare la soglia
logica
g
a VDD/2 non coincide col dimensionamento p
per la
minimizzazione del ritardo intrinseco
Infatti per avere VM=VDD/2 è necessario rendere più
largo il PMOS rispetto al NMOS in modo da equalizzare
le resistenze equivalenti
Ciò comporta, però, un aumento delle dimensioni del
PMOS, ossia una aumento delle sue capacità parassite
e della capacità di gate offerta in ingresso dall’inverter di
carico (supposto sempre che sia di identico all’inverter in
esame).
Come è possibile allora minimizzare il ritardo accettando
di rinunciare ad una soglia logica perfettamente
centrata?
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
41
Dimensionamento per il ritardo
Consideriamo un PMOS β volte più largo di un NMOS a dimensione
minima:
Sappiamo
pp
che tutte le capacità
p
Capacità di diffusione
(complessive)
del
primo inverter (n e p)
Viceversa, la resistenza equivalente del
PMOS è inversamente proporzionale
alla sua W quindi la Reqp sarà β volte
più piccola di quella di un PMOS
minimo
Capacità
gate/drain
(overlap) del primo
inverter (n e p)
Cdp1 = βCdn1
Cgp2 = βCgn2
Rp =
Capacità di gate
(complessive) del
secondo inverter
Sostitu
uendo
⎛W ⎞
⎛W ⎞
⎜ ⎟ = β⎜ ⎟
⎝ L ⎠p
⎝ L ⎠n
parassite sono proporzionali alla
larghezza del transistor quindi le
capacità parassite del PMOS saranno β
volte più grandi di quelle del NMOS
Reqp
β
Capacità
dei wire
Cdn1 + Cdp1 + 2C gdn1 + 2C gdp1 + C gn 2 + C gp 2 + CW =
= [(1 + β )(Cdn
d 1 + 2C gdn
d 1 + C gn 2 ) + CW ]
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
42
Dimensionamento per il ritardo
Mettendo tutto insieme:
t pHL = 0.69[(1 + β )(Cdn1 + 2C gdn1 + C gn 2 ) + CW ]Reqn
t pLH = 0.69[(1 + β )(Cdn1 + 2C gdn1 + C gn 2 ) + CW ]Reqp
In
entrambe
le
commutazioni (HL e
LH) la capacità da
scaricare o caricare è
sempre la stessa,
ossia
la
capacità
parassita al nodo di
uscita.
Per ottenere il tempo di propagazione totale dobbiamo fare la media fra i due
tempi di propagazione HL e LH:
tp =
t pHL + t pLH
2
[
= 0.69 (1 + β )(Cdn1 + 2C gdn1 + C gn 2 ) + CW
23 Settembre 2009
ED - Inverter CMOS
Massimo Barbaro
]
Reqn + Reqp
2
43
Dimensionamento per il ritardo
Mettendo in relazione il rapporto delle
resistenze con il parametro r già visto
per il calcolo di VM (pag.14)
Mettendo in evidenza e manipolando:
⎛ Reqp 1 ⎞
0.69
⎟ =Reqp
(1 + β )(Cdn1 + 2C gdn1 + C gn 2 ) + CW Reqn ⎜⎜1 +
tp =
⎟
2
R
β
eqn
⎝
⎠ Reqn
[
= 0.345[(1 + β )(C
]
dn1
+ 2C gdn1 + C gn 2
⎛ r' ⎞
eqn ⎜
⎜1 + β ⎟⎟
⎝
⎠
) + C ]R
W
=
VDD
4 I DSATp
=
=
V
DD
3
4I
DSATn
3
I DSATn μ nVDSATn
≈
= r'
I DSATp μ pVDSATp
Per ottenere il dimensionamento ottimo deriviamo rispetto a β ed uguagliamo a
zero.
Riscriviamo l’espressione in modo più comodo:
A = 0.345 R
⎛ r' ⎞
t p = A(B + Bβ + C )⎜⎜1 + ⎟⎟
⎝ β⎠
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eqn
B = Cdn1 + 2C gdn1 + C gn 2
C = CW
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44
Dimensionamento per il ritardo
Derivando:
∂t p
⎛
r' B ⎞ r' A
⎟⎟ − 2 (B + Bβ + C ) = 0
= A⎜⎜ B +
∂β
β ⎠ β
⎝
B−
r ' (B + C )
β opt
β opt
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2
=0
β opt
2
⎛ C⎞
= r ' ⎜1 + ⎟
⎝ B⎠
⎛
⎞
C
W
⎟
= r ' ⎜1 +
⎜ C + 2C + C ⎟
dn1
gdn1
gn 2 ⎠
⎝
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45
Dimensionamento : considerazioni
Se la capacità dei wire (CW) è trascurabile si ottiene un rapporto
proporzionale alla radice di r’ anzi che a r’ come ottenuto dal
dimensionamento per la soglia logica (pag.
(pag 16).
16)
Paradossalmente, quindi, a transistor più piccoli corrispondono gate
più veloci (sempre quando la capacità dei wire è trascurabile e
supponendo
d un carico
i uguale
l all gate
t stesso)
t
)
La ragione è da ricercare nel fatto che, alla diminuzione di uno dei
due tempi di propagazione (quello LH) dovuto all’aumento delle
di
dimensioni
i i del
d l PMOS corrisponde
i
d un aumento
t del
d l tempo
t
HL dovuto
d
t
al fatto che lo NMOS, a parità di dimensioni, deve scaricare una
capacità più grande
Il valore di β trovato corrisponde al punto in cui la media dei due
fenomeni è minima il che NON corrisponde al punto in cui i due
ritardi sono uguali (come sarebbe richiesto dall’avere soglia logica
parii a VDD/2)
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46
Ritardo: riassunto
Il ritardo di inverter si minimizza agendo sulle
dimensioni (minimizzando la capacità parassita)
Il dimensionamento per ritardo ottimo non
corrisponde
i
d all dimensionamento
di
i
t per soglia
li
logica ottima
All’aumentare delle dimensioni il gate si carica
da solo (self-loading) e le prestazioni non
migliorano più
23 Settembre 2009
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47
Inverter CMOS
Consumo di potenza
Università di Cagliari
Dipartimento di Ingegneria Elettrica ed Elettronica
Laboratorio di Elettronica (EOLAB)
Potenza dissipata
Le componenti del consumo di potenza sono 3:
Potenza statica: è quella dissipata quando l’inverter
ha ingresso costante, in condizioni di stabilità
Potenza dinamica dovuta a CL: è la potenza
consumata in commutazione, dovuta al fatto che in
corrispondenza
p
di una variazione d’ingresso
g
deve
avvenire una variazione dell’uscita che comporta la
carica e la scarica di CL
Potenza dinamica dovuta a correnti di cortocircuito: è la potenza che si dissipa in
comm ta ione quando,
commutazione
q ando
temporaneamente
temporaneamente,
si
creano percorsi conduttivi diretti fra alimentazione e
massa
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49
Potenza dinamica su CL
Ogni volta che CL viene caricata in una commutazione
LH una certa q
quantità di energia
g deve essere p
prelevata
dall’alimentazione.
Parte di questa energia viene immagazzinata su CL e
parte dissipata nel PMOS
Se la transizione dell’ingresso è istantanea, lo NMOS
si spegne istantaneamente ed il PMOS si accende
(inizialmente in saturazione)
Il PMOS carica CL fino al valore di VDD con la sua
corrente di drain che varia al variare di Vout
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50
Potenza dinamica su CL
dV (t )
i (t ) = C
dt
out
Vin=0
VDD
Vout
L
CL
Energia fornita dall’alimentazione
E
VDD
Non c
c’è
è percorso diretto
verso massa perché lo
NMOS è off
= ∫ i (t )V dt
0
VDD
DD
Energia assorbita da CL
∞
E = ∫ i (t )V (t )dt
CL
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∞
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0
VDD
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out
51
Energia erogata dall’alimentazione
L’energia totale erogata dall’alimentazione per
caricare completamente CL è:
dV
E =CV ∫
dt =
dt
= C V ∫ dV = C V
∞
VDD
L
out
DD 0
VDD
L
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DD 0
out
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L
2
DD
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Energia assorbita da CL
L’energia totale assorbita da CL è pari alla metà
dell’energia
dell
energia erogata dall
dall’alimentazione
alimentazione, questo
perché l’altra metà viene dissipata sul PMOS
dVout
ECL = C L ∫0
Vout dt =
dt
2
VDD
C LVDD
= C L ∫0 Vout dVout =
2
∞
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53
Transizione HL
Nella commutazione opposta (HL) il PMOS si
spegne e CL si scarica attraverso lo NMOS.
NMOS
In questa situazione l’alimentazione non eroga
energia
i (perché
(
hé non eroga corrente).
t )
L’energia che era stata precedentemente
immagazzinata su CL viene dissipata sul NMOS
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54
Potenza dinamica dissipata
L’energia totale dissipata in una doppia
transizione (L→H→L) è data dalla somma di
quella dissipata sul PMOS e sul NMOS.
T l energia
Tale
i è indipendente
i di
d t dalla
d ll resistenza
i t
dei MOS e dalle loro dimensioni
La potenza dissipata si ottiene dividendo
l’energia per il tempo impiegato dalla doppia
transizione (ossia moltiplicando per la frequenza
di commutazione dell’inverter)
Pdyn = CLVDD2/T = CLVDD2 f0→1
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55
Potenza dissipata: considerazioni
La frequenza f0→1 per cui viene moltiplicata l’energia non è
necessariamente uguale alla frequenza di funzionamento del
sistema
Non è infatti vero che ogni singolo gate commuti alla frequenza del
sistema (non tutti i gate commutano contemporaneamente)
Questo fa sì che la frequenza effettiva da usare nella formula sia da
pesare con un coefficiente moltiplicativo che deriva da
considerazioni statistiche sulla probabilità di commutazione di vari
gate
t
La formula ci dà il caso peggiore (worst case)
Per valutare il consumo reale bisogna
g
avere delle statistiche sul
numero di transizioni dell’uscita, che dipendono dalla specifica
operazione svolta dal circuito (switching-activity).
Si ottiene che, se la probabilità di avere una transizione è pari a
P0Æ1:
Pdyn = CLVDD2 P0→1f = Ceff VDD2 f
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56
Potenza dinamica da cortocircuito
In realtà l’ingresso non potrà mai variare instantaneamente fra 0 e
VDD (o VDD e 0) ma assumerà tutto i valori intermedi.
M
Mentre
l’i
l’ingresso
compie
i la
l sua commutazione,
i
i un certo range di
in
tensioni sia il PMOS che lo NMOS sono accesi e si stabilisce quindi
un cortocircuito (temporaneo) fra alimentazione e massa.
Questo avviene quando l’ingresso è:
Vtn<Vin<VDD-|Vtp|
Vin
IShort
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57
Potenza dinamica da cortocircuito
Al variare della tensione di ingresso può capitare che i due
dispositivi siano accesi contemporaneamente dando origine ad una
corrente di cortocircuito (Ishort) che dissipa potenza
Vin
Ipeak
Ishort
tf
tr
Edp=VDDIpeak(tr+tf)/2
Pdp=Edp f0→1= f0→1VDDIpeak(tr+tf)/2
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58
Potenza statica
La dissipazione di potenza statica è molto piccola ed è legata solo a
due fenomeni:
La corrente
L
t di leakage
l k
attraverso
tt
i diodi
di di parassiti
iti
La corrente di sottosoglia dei MOS.
Corrente di sottosoglia, dovuta al
fatto che, in realtà, il transistor non
sii
spegne
b t l
brutalmente
t
ma
conduce anche per VGS inferiori
alla soglia.
Tanto più corto è il dispositivo,
tanto minore è la tensione di soglia
e maggiore
gg
la corrente di
sottosoglia.
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ED - Inverter CMOS
n+
n+
Diodi parassiti (formati dalle
giunzioni p
g
pn fra le sacche n+
di source e drain ed il
substrato).
Analoghe
strutture esistono nel PMOS.
Massimo Barbaro
59
Potenza statica
Il vantaggio della tecnologia CMOS rispetto a tutte le altre è proprio
il fatto di avere una dissipazione statica praticamente trascurabile
N ll tecnologia
Nelle
l i moderne
d
(d
(deep-submicron),
b i
) dai
d i 90nm
90
i giù,
in
iù la
l
corrente di sottosoglia tende a dominare il fenomeno.
Diodi parassiti (formati dalle
sacche n+ e dal body e dalle
sacche p
p+ e dalla nwell))
ID
Corrente di
sottosoglia
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IS
Ileakage=IS+ID
Pstat=IleakageVDD
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60
Potenza dissipata
La potenza dissipata totale è data dalla somma
delle 3 componenti:
P = Pstat+Pdyn+Pdp =
= IleakageVDD+ [CLVDD2 + VDDIpeak(tr+tf)/2]f0→1
In genere il contributo di Pdyn
è quello dominante
d
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61
Prodotto Potenza/Ritardo (PDP)
Un parametro fondamentale di una tecnologia è il prodotto potenza/ritardo
(Power Delay Product), ossia il prodotto fra massima frequenza di
funzionamento e ritardo.
Nel caso CMOS si può ricavare dalla formula della potenza, notando che la
massima frequenza di funzionamento dell’inverter è pari al doppio del tempo
di propagazione.
Infatti per ogni colpo di clock devono essere compiute due commutazioni (HL
e LH) (per frequenze maggiori il segnale non riesce a propagarsi prima che
l’ingresso cambi nuovamente), dunque, trascurando i contributi di statica e di
cortociruito:
PDP = Pdyntp = CLVDD2 fmax tp = CLVDD2 (1/2tp) tp= CLVDD2/2
Il termine PDP dipende solo da alimentazione e CL che vanno quindi
minimizzate contemporaneamente.
contemporaneamente
Il PDP è una misura dell’energia mediamente consumata per una transizione.
Come metrica ha però un difetto: mediando l’energia sul tempo di
elaborazione può essere resa bassa semplicemente riducendo la frequenza
di operazione, ossia impiegando più tempo per fare la stessa operazione (a
scapito delle prestazioni effettive).
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Massimo Barbaro
62
Prodotto Energia/Ritardo (EDP)
Una metrica più efficace è rappresentata dal prodotto energia/ritardo
(Energy Delay Product)
Lo EDP misura infatti ll’energia
energia spesa a parità di prestazioni (a parità
di velocità di funzionamento).
Si può facilmente ricavare l’EDP di un inverter CMOS dal suo PDP
moltiplicando ulteriormente per il tempo di propagazione:
EDP = PDP tp = CLVDD2/2 tp
Si vede ora che, all’aumentare della tensione di alimentazione
aumentano le prestazioni (diminuisce tp) ma aumenta anche l’energia
dissipata (quadraticamente).
Al contrario, il PDP migliora
g
indefinitamente al diminuire della VDD
(ovviamente a scapito delle velocità).
23 Settembre 2009
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63
Potenza: riassunto
La dissipazione di potenza statica è praticamente nulla
La dissipazione di potenza dinamica è proporzionale al
quadrato della tensione di alimentazione ed alla
q
di commutazione
frequenza
In commutazione ci possono essere cortocircuiti
temporanei fra alimentazione e massa
Il PDP dipende solo da VDD e da CL
Lo EDP dipende da VDD e da CL e dal tempo di
propagazione
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