u09a - Risc

Testo di riferimento:
[Congiu] – 9.1-9.3 (pg. 253–264)
Tecniche di parallelismo, processori RISC
09.a
Pipelining
Altre tecniche di parallelismo
Processori superscalari
Caratteristiche dei processori RISC
Esempi di processori RISC
Fasi per elaborazione di un istruzione
1
IF (Instruction Fetch)
● Lettura dell'istruzione da memoria, incremento PC
ID (Instruction Decode)
● Decodifica istruzione e prelievo operandi da registri
EX (Execution)
● Esecuzione dell'istruzione
MEM (Memory)
● Accesso in memoria (scrittura o lettura, solo per certe
istruzioni
WB (Write Buffer)
● Scrittura del risultato nel registro opportuno (register file)
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Pipelining
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Se le fasi sono eseguite da sezioni indipendenti di
hardware, possono essere tutte contemporaneamente
attive (su istruzioni diverse)
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transitorio
Dopo il transitorio: istruzione completata ad ogni stadio
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Hardware in più
Nuovi registri fra ogni stadio del pipeline per
memorizzare i risultati parziali di ogni ciclo.
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Evoluzione
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Pipelining: esempio numerico
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Se le 4 fasi sono eseguite da 4 sezioni indipendenti di
hardware, possono essere tutte 4 contemporaneamente
attive (su istruzioni diverse):
Da T3 in poi viene completata una istruzione ogni 20 ns.
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Pipelining: vantaggi
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Il tempo richiesto per l’esecuzione di un
programma di N istruzioni con la tecnica del
pipelining descritta nella figura precedente è
pari a:
32
TE = 80 + 20 × (N - 1) ns
Senza pipeline il tempo necessario sarebbe:
TE = 80 × N ns
Per N abbastanza grande, il pipeline riduce il
tempo di esecuzione di un fattore 4.
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Pipelining: fattore di speed-up
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Fattore di speedup SK: indica quanto più veloce l’uso di un
pipeline rende l’esecuzione di un programma (ovvero di quanto
viene ridotto il tempo di esecuzione), rispetto al caso in cui il
pipeline sia assente:
32
● TK = tempo di esecuz. di N istruzioni con pipeline di k fasi,
● T1 = tempo di esecuz. di N istruzioni senza pipeline;
fattore di speedup SK:
SK = T1/TK = (NkT ) / [kT + (N-1)T ] = Nk / (k+N-1 )
● k = numero di fasi del pipeline,
● T = tempo di esecuzione di una fase.
● Per N grande, SK tende ad essere uguale a k.
quando k è grande (> 8) il processore si dice superpipelined.
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SuperPipeline
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Incremento della lunghezza del pipeline per aumentare
la velocità di esecuzione del singolo stadio (riduzione tk)
Se lo stadio ALU ha una durata superiore rispetto agli
altri moduli, considero stadi ALU separati per ridurre il
tempo sprecato dagli stadi più brevi
È necessaria una unità di controllo più complicata per
gestire il pipeline e gli “inceppamenti”
32
Intel Pentium 4 - superpipeline con 20 stadi
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Inceppamento del pipeline
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Il fattore di speedup Sk è un valore teorico
raggiunto solo se il pipeline opera, a regime,
avviando sempre, ad ogni periodo del clock, una
nuova istruzione (e completandone una):
in realtà il pipeline può incepparsi (subire un
pipeline stall ) per problemi dovuti a:
● accessi alla memoria (cache miss),
● conflitti dei dati (data hazard),
● conflitti di salto (branch hazard);
in conseguenza a questi stall, il fattore di
speedup si riduce.
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Cache miss
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Le fasi di fetch e di accesso a operandi/risultati hanno una
durata pari alle altre fasi (un periodo di clock), solo se gli
accessi alla memoria si risolvono nella cache (cache hit). 32
In caso di cache miss, l’operazione può richiedere 2 o 3
periodi di clock; di conseguenza il pipeline si inceppa
(subisce uno stall ) e l’esecuzione delle istruzioni viene
ritardata, come indicato nel seguente diagramma temporale:
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Data hazard
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Data hazard (conflitto dei dati): si verifica quando gli
operandi di una istruzione sono i risultati dell’istruzione 32
precedente;
in tal caso l’esecuzione dell’istruzione non può procedere
e l’esecuzione subisce un ritardo (pipeline stall) (di 2
periodi di clock nell’esempio di figura):
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Rimedi contro i data hazard
I data hazard possono essere evitati dal compilatore, con un
riordino delle istruzioni (per eseguire altre istruzioni prima
di quella cui servono i dati);
le conseguenze negative di un data hazard possono essere
ridotte dal processore, con la tecnica del by-pass (detta
anche data-forwarding): i risultati prodotti dall’ALU vengono
inoltrati allo stadio successivo del pipeline, in contemporanea
alla (e senza attendere la) loro memorizzazione:
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Branch hazard
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Branch hazard (conflitto dei salti): si verifica
nelle istruzioni di salto condizionato, quando
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(prima di conoscere se il salto verrà effettuato)
il pipeline viene alimentato con le istruzioni della
diramazione che non sarà intrapresa;
in tal caso è necessario:
● svuotare il pipeline,
● annullare gli effetti delle istruzioni che ne
hanno percorso indebitamente alcune fasi,
● ri-alimentare il pipeline con le istruzioni
dell’altra diramazione.
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Gestione dei branch hazard
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Per gestire correttamente un branch hazard si può:
● ritardare il pipeline (stall): il pipeline non
viene alimentato fino a che, valutati gli
effetti dell’istruzione precedente, (dai quali
spesso dipende la condizione di salto), la
diramazione da intraprendere risulta nota;
così l’esecuzione subisce sempre un ritardo;
● cercare di evitare questo ritardo usando
tecniche di:
32
▪ delayed branch (salto ritardato),
▪ branch prediction (predizione del salto).
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Delayed branch
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La tecnica prevede che il processore esegua
comunque una ulteriore istruzione (successiva a 32
quella di salto) prima di intraprendere il salto;
●il compilatore può allora riordinare le istruzioni
in modo da collocarne una (da eseguire comunque)
dopo ogni istruzione di salto;
●se non riesce a trovare una istruzione di questo
tipo, il compilatore inserisce, dopo l’istruzione di
salto, una NOP (comporta un ritardo, ma evita di
avviare l’esecuzione di istruzioni che non devono
essere eseguite).
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Branch prediction
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La predizione dei salti (branch prediction) può essere:
● statica: stabilita dal compilatore: ad es. i salti
32
all’indietro nelle iterazioni vengono (quasi) sempre
intrapresi;
● dinamica: stabilita dal processore sulla base della
storia precedente (stimando che la prossima volta
venga intrapresa la diramazione presa più volte in
passato);
il processore utilizza a questo scopo una cache veloce
contenente (su CAM) gli indirizzi delle istruzioni di salto
● il PC viene confrontato con gli indirizzi nella CAM;
● è comunemente usata una di queste due organizzazioni:
▪ BHT (Branch History Table), in cui ciascun elemento indica
solo se il salto va intrapreso oppure no;
▪ BTB (Branch Target Buffer), che contiene anche, per ciascun
elemento, direttamente l’indirizzo a cui saltare.
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Altre tecniche di parallelismo
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•
•
•
•
•
•
Superscalarità
Speculative execution
Out of order execution
VLIW (Very Long Instruction Word)
Register renaming
SIMD (Single Instruction Multiple Data)
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Superscalarità
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Le tecniche superscalari, che negli anni ‘60
erano usate solo nei supercomputer (> 1M$) sono
ora impiegate anche nei desktop, grazie al
numero elevato di transistor/chip reso possibile
dalla tecnologia di integrazione.
Il termine “superscalare” vuole indicare che
questa tecnica consente di andar oltre
l’aumento di velocità reso possibile dalla
riduzione di scala (delle dimensioni dei
componenti) nella tecnologia di integrazione dei
microprocessori.
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Processori superscalari
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Un processore superscalare usa più di un pipeline, in
modo da poter avviare l’esecuzione di più istruzioni in
parallelo, quando le circostanze lo consentono.
32
Un processore superscalare con N pipeline è
potenzialmente N volte più veloce del suo equivalente
con pipeline singola.
La potenzialità di una CPU superscalare è sfruttata
appieno solo se il codice che viene eseguito è
caratterizzato da un alto grado di parallelismo a livello
di istruzioni (Instruction Level Parallelism - ILP);
altrimenti le prestazioni non differiscono molto da
quelle di una CPU tradizionale.
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Prestazioni dei processori superscalari
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In funzione delle caratteristiche del codice che
viene eseguito e del numero di pipeline,
l’incremento di velocità ottenuto con la
superscalarità, rispetto ad una CPU con pipeline
singolo, ha valori comunemente compresi tra il
50% e il 500%;
per ottenere buone prestazioni è molto
importante individuare le possibilità di ILP nel
codice che deve essere eseguito;
nei processori superscalari attuali, una porzione
significativa dell’hardware (area di silicio) viene
usata a questo scopo.
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Esempi storici di processori superscalari
Intel Pentium-I:
2-way superscalar (1993).
Sun SuperSPARC/Viking:
3-way superscalar (1993).
Intel Pentium-II/III:
5-way superscalar (1996-1999).
AMD Athlon/K7:
9-way superscalar (1999).
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Speculative execution
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• Il termine esecuzione speculativa (speculative
execution) è talvolta usato per indicare il fatto che il
processore esegue contemporaneamente, su 2 pipeline,
entrambi i flussi di istruzioni delle due diramazioni di
un salto condizionato, scartandone uno quando il valore
della condizione di salto è divenuto noto;
32
• l’esecuzione speculativa comporta un notevole impiego
di risorse hardware, dal momento che vengono eseguiti
due flussi di istruzioni per raccogliere i risultati di uno
solo;
• l’Intel Pentium Pro/II/III è un esempio storico di
processore con speculative execution.
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Out of order execution
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• Per le istruzioni tra le quali non vi sono dipendenze,
non è necessario che l’esecuzione avvenga nello stesso
ordine con cui esse si trovano in memoria;
• può essere conveniente alterare questo ordine (out of
order execution) in modo da inserire l’esecuzione di
queste istruzioni, prive di dipendenze, tra quelle che
presentano dipendenze, al fine di evitare inceppamenti
(stall ) dei pipeline;
• l’esecuzione fuori ordine consente di sfruttare
maggiormente i pipeline di un processore
superscalare;
• per evitare incongruenze, i risultati prodotti dalle
istruzioni sono solitamente scritti (in memoria o nei
registri) secondo l’ordine originario delle istruzioni.
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Very Long Instruction Word (VLIW)
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• La tecnologia VLIW, utilizzata in alcuni processori
superscalari, prevede che istruzioni (indipendenti) la cui
esecuzione può essere avviata contemporaneamente
vengano raggruppate in una unica istruzione;
• ciascuna istruzione VLIW specifica pertanto più operazioni
da eseguire su distinti operandi da parte di più pipeline;
• è responsabilità del compilatore individuare le possibilità di
ILP (parallelismo a livello di istruzioni) e raggruppare in
un’unica VLIW le istruzioni indipendenti;
• rispetto ai processori superscalari privi di VLIW, nei quali la
individuazione e lo sfruttamento dell’ILP è compito dell’HW,
quelli con VLIW hanno un hardware più semplice;
• le prestazioni di un processore VLIW dipendono fortemente
dalla qualità del compilatore.
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CPU tradizionale vs. VLIW
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Emulazione di CISC con VLIW
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• La tecnologia VLIW viene anche usata per emulare con
processori RISC le istruzioni di “vecchi” processori CISC
o RISC (backward compatibility);
• per ottenere ciò si usano metodi di “traduzione dinamica”,
con i quali le istruzioni CISC o RISC vengono tradotte in
una singola istruzione VLIW, via software, durante
l’esecuzione;
• per velocizzare la traduzione, i processori VLIW
mantengono in una cache veloce le traduzioni da
CISC/RISC a VLIW;
• ovviamente la hit rate di questa translation cache è molto
importante;
• l’IA-64 “Itanium” dell’Intel e il Crusoe della Transmeta
sono due esempi di processori con tecnologia VLIW;
(chiamata EPIC - Explicit Parallel Instruction Computing da
Intel e “code morphing” da Transmeta).
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Register renaming
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● Nell’esecuzione fuori ordine delle istruzioni,
può accadere che istruzioni indipendenti non
possano essere eseguite in parallelo perché
usano o modificano lo stesso registro.
● Per sfruttare la possibilità di parallelismo
anche in questi casi, il processore può essere
dotato di una gran quantità di registri cui
vengono assegnati i nomi dinamicamente, per
cui a due istruzioni che usano lo stesso registro
il processore può assegnare due registri fisici
diversi (sistemando le cose alla fine).
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Single Instruction Multiple Data (SIMD)
Una istruzione opera le medesime elaborazioni,
simultaneamente, su un insieme di dati.
Questa possibilità è utile negli algoritmi di
elaborazione di immagini (le stesse
trasformazioni operate su tutti i pixel),
nell’elaborazione dei segnali e, in generale, nelle
applicazioni multimediali.
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Esempio:
istruzioni MMX (Multi Media Extension) e SSE
(Streaming SIMD Extension) nelle CPU x86.
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CISC vs. RISC
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CISC: Complex Instruction Set Computer
RISC: Reduced Instruction Set Computer
Per un programma di NI istruzioni, eseguito da un
processore che impiega in media CI periodi di clock (TC)
per eseguire una istruzione, il tempo di esecuzione TE è:
TE = NI × CI × TC
32
Entrambe le architetture CISC e RISC perseguono l’obiettivo
di ridurre i tempi di esecuzione dei programmi:
● CISC cercando di ridurre NI (poche istruzioni
potenti, la cui esecuzione può richiedere molti periodi
di clock CI);
● RISC cercando di ridurre CI (molte istruzioni
semplici, eseguite velocemente, in pochi periodi di
clock CI).
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CISC
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● La facilità con cui in un processore microprogrammato
si possono definire nuove istruzioni, ha portato a
32
processori dotati di istruzioni complesse, tali da
eseguire, con un’unica istruzione, più operazioni che
altrimenti richiederebbero più istruzioni di macchina
(allo scopo di ridurre NI);
● il risparmio di tempo ottenuto evitando le operazioni di
fetch di queste ultime può essere decisamente più
consistente del tempo richiesto per gli accessi,
ancorché numerosi, alla memoria di controllo;
● quest’ultima affermazione era vera fintanto che i
tempi di accesso alla RAM erano molto più lunghi di
quelli per l’accesso alla memoria di controllo.
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RISC
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• Istruzioni con struttura il più possibile uniforme, tale
da garantire che il loro prelievo e la loro esecuzione
avvengano in un numero costante e piccolo di periodi
di clock (lo scopo è di ridurre CI );
• istruzioni progettate per sfruttare bene i pipeline;
• niente microcodice (responsabile della varietà nel
numero di cicli di clock necessari per eseguire
istruzioni diverse);
• il 20% delle istruzioni CISC svolge l’80% del lavoro
(regola dell’80/20): l’obiettivo dei RISC è di essere
capaci di eseguire solo questo 20% ma velocemente
(le operazioni eseguite dal rimanente 80% vengono
realizzate tramite combinazioni delle prime)
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Caratteristiche dei processori RISC
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• Pochissime forme di indirizzamento utilizzate (spesso solo
quella “diretta di registro” e “auto-relativa”): le forme di
indirizzamento sofisticate richiedono word di estensione,
comportano istruzioni di diversa lunghezza e un numero
variabile di cicli di clock per la loro esecuzione;
• accessi in memoria consentiti solo a pochissime istruzioni
(load e store);
• un numero di registri elevato (per diminuire la necessità di
accedere alla memoria);
• le istruzioni che accedono alla memoria richiedono un
periodo di clock e una fase di pipeline in più: i rallentamenti
che ne derivano sono drasticamente ridotti dalla presenza
di memoria cache veloce ed efficiente;
• anche l’ordinamento delle istruzioni (prodotto dai
compilatori) è tale da evitare fenomeni di data hazard.
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Confronto RISC vs/ CISC
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Architettura degli Elaboratori
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Vantaggi dell’impostazione RISC
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• Il progresso tecnologico nella velocità delle RAM e nelle
memorie cache ha ridotto i tempi di accesso alla
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memoria centrale e ha reso meno significativo
il vantaggio della microprogrammazione;
• il progresso nelle tecniche di parallelismo dell’hardware
ha portato ad usare meccanismi (pipeline, etc) che
producono risultati migliori se le istruzioni hanno tutte la
stessa lunghezza e vengono eseguite nello stesso numero
di periodi di clock;
• il progresso nelle tecniche di ottimizzazione dei
compilatori ha portato a produrre codice che sfrutta
bene le risorse del processore che consentono il
parallelismo (registri, cache, pipeline, …).
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CISC vs. RISC
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• Nonostante tutti i vantaggi dei RISC, il numero
di processori CISC esistenti al mondo è almeno 32
1000 volte maggiore di quello dei processori
RISC;
• gli embedded computer (negli elettrodomestici,
nelle automobili, nelle fotocopiatrici, etc.) hanno
quasi sempre un chip CISC al loro interno: la
potenza e le prestazioni dei processori RISC
semplicemente non servono in quelle applicazioni;
• anche tra i calcolatori il numero di macchine con
istruzioni CISC è almeno 20 volte superiore a
quello delle macchine con istruzioni RISC.
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x86: CISC o RISC?
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• L’architettura x86 è di tipo CISC, ma all’interno
dei moderni processori x86 le unità di calcolo
eseguono istruzioni RISC (che consentono di
sfruttare le possibilità di parallelismo presenti
nell’hardware);
• le istruzioni di macchina CISC del programma da
eseguire vengono convertite dall’hardware in
sequenze di istruzioni RISC (chiamate μops
dall’Intel e R-ops dall’AMD); sono queste ultime
ad essere effettivamente inviate ai pipeline.
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Esempi di processori CISC
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CISC:
32
▪ Digital: VAX, PDP-11,
▪ Intel: x86 (fino al Pentium),
▪ Motorola: 68000.
CISC con conversione interna a RISC:
▪ Intel: Pentium II/III/4, Core 2, Atom, Core i7
▪ AMD: Athlon, K6, K8.
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Esempi di processori RISC
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RISC:
● desktop e server:
▪
▪
▪
▪
▪
▪
32
Silicon Graphics: MIPS,
Sun Microsystems: SPARC,
Digital: Alpha,
Hewlett Packard: PA-RISC,
IBM e Motorola: PowerPC,
Intel: i860, i960.
● embedded:
▪
▪
▪
▪
Advanced RISC Machines: ARM,
Hitachi: SuperH,
Mitsubishi: M32R,
Silicon Graphics: MIPS16.
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Fine
09.a
Le architetture RISC