Dispositivi e Tecnologie Elettroniche

Dispositivi e Tecnologie
Elettroniche
Memorie a semiconduttore
Classificazione
Memorie a sola
lettura
ROM
- Mask
programmed
ROM
- Programmable
ROM (PROM)
Memorie non volatili
NVRWM
- EPROM
- EEPROM o
E2PROM
- Flash
Memorie a
lettura e scrittura
RAM
- statiche (SRAM)
- dinamiche
(DRAM)
¨ Inoltre la memorie a lettura e scrittura si classificano
anche in base a criteri legati alle modalità di accesso:
accesso casuale
sincrone singola porta
accesso implicito (es. FIFO) asincrone multi-porta
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2
Architettura logica (I)
Consideriamo una cella di memoria in grado di immagazzinare 1
bit di informazione. Sono sufficienti due linee per accedere alla
WL
cella
di
memoria
BL
cella:
- la Bit Line BL trasporta il bit da o verso la cella
- la Word Line WL trasporta il segnale di selezione della cella
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3
Architettura logica (II)
¥ Per immagazzinare più bit di informazione, da
leggere o scrivere in numero c per volta, si può
usare un’organizzazione a matrice;
¥ logicamente l’informazione è contenuta in una
matrice di celle di memoria avente dimensione
r×c
¨ c è il numero di bit letti o scritti in parallelo
¨ r = 2n e n è il numero di bit di indirizzo
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4
Architettura logica (III)
c colonne
0
1
2
3
.
.
.
r righe
indirizzo
(n bit)
...
.
.
.
r=2 n
WL3
...
r−1
cella
(3,1)
. . .
0
1
c−1
BL1
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Architettura logica (IV)
¥ Il decoder di indirizzo converte l’indirizzo
espresso su n bit nella selezione di una sola delle
righe della matrice (segnale WL).
¥ Le BL della matrice terminano in opportuni
“buffer” che pilotano le linee di dato esterne
durante le operazioni di lettura; nelle operazioni
di scrittura, le BL ricevono i valori da
immagazzinare nella riga selezionata.
Problema: di solito il rapporto d’aspetto della matrice risulta piuttosto sbilanciato (r >> c).
Per esempio, la matrice di una memoria di 1M byte (n = 20,
r = 220, c = 8) sarebbe 131072 volte più alta che larga!
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Architettura fisica (I)
• Si preferisce allora allocare più di una parola sulla medesima
riga, fino a ottenere un rapporto d’aspetto circa unitario e
quindi una matrice quasi quadrata.
• Per l’esempio precedente, si può scegliere r = 212 e c = 211,
ottenendo una matrice di r × c = 223 celle.
• Naturalmente sarà necessario selezionare tra le celle della riga
abilitata quelle che compongono la parola da leggere o
scrivere: questo si può fare con un “multiplexer” a più vie.
• L’indirizzo sarà diviso in due parti, la prima (indirizzo di riga)
servirà per abilitare una delle righe della matrice, la seconda
(indirizzo di colonna) permetterà di selezionare mediante il
multiplexer la parola all’interno della riga.
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Architettura fisica (II)
c colonne
0
1
2
3
.
.
.
r righe
indirizzo
di riga
(n1 bit)
...
.
.
.
...
r-1
0
indirizzo
di colonna
(n2 bit)
1
0
1
. . .
c-1
k-1
n
r
c
k
w
= n1 + n2
= 2n1
=w
= 2n2
w è il numero
di parole allocate nella medesima riga.
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Tempistiche di accesso (I)
Consideriamo come esempio una RAM di tipo asincrono e vediamone le procedure tipiche di accesso in lettura e scrittura.
I segnali fondamentali coinvolti sono:
- indirizzo, ADD e dati, DATA (bidirezionali)
- chip select, CS (abilitazione del componente, attivo a 0)
- write enable, WE (abilitazione alla scrittura, attivo a 0)
L’operazione di
scrittura richiede:
· indirizzo e dati validi,
· chip select attivo
· write enable attivo
L’operazione di
lettura richiede:
· indirizzo valido,
· chip select attivo
· write enable non attivo
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Tempistiche di accesso (II)
Ciclo di scrittura: tW C è la durata del ciclo di scrittura
ADD
t WC
CS
WE
t As
t Ds
t Dh
DATA
tAs è il setup time dell’indirizzo
tDs è il setup time del dato da scrivere
tDh è l’hold time del dato
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Tempistiche di accesso (III)
Ciclo di lettura: tRC è la durata del ciclo di lettura
ADD
t RC
CS
t EQ
WE
t AQ
DATA
tAQ è il ritardo da indirizzo a data
tEQ è il ritardo da abilitazione a dato
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La cella ROM
VDD
"1" logico
WL
Struttura semplice e piuttosto
compatta (alta densità).
Le controindicazioni sono:
BL
VDD
• mancato
isolamento elettrico
tra WL e BL
"0" logico
WL
• WL
deve fornire la corrente per pilotare la capacità
parassita della BL
BL
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La cella ROM BJT e MOS
BJT
MOS
BL
WL
BL
WL
Cella BJT:
VDD
• buon
isolamento tra
WL e BL
"1" logico
• elevata
BL
WL
BL
WL
velocità
Cella MOS:
• ottimo
"0" logico
isolamento tra
WL e BL
• minima
dissipazione di
potenza
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ROM programmabili (PROM)
¨ Le PROM consentono all’utente di programmare (una
sola volta) la matrice di memoria.
¨ In serie all’elemento attivo della cella è collocato un
fusibile: questo, se bruciato durante la scrittura, permette
di isolare il transistore dalla BL.
¨ Problemi:
• un solo errore nel processo di programmazione rende il
componente inutilizzabile
• il collaudo del modulo di memoria non può avvenire, se non
statisticamente
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Fusibili
Sono usate tre tecnologie per la realizzazione dei fusibili:
¨ uso di sottili tratti di linea metallica, interrotta forzando
una corrente elevata tra WL e BL
¨ uso di sottili tratti di linea in silicio policristallino
¨ uso di una seconda giunzione pn, che durante la
programmazione viene prima portata in “breakdown” e
poi cortocircuitata per azione dell’Al che diffonde nel Si a
temperatura elevata.
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Memorie non volatili riscrivibili
¨ Le PROM sono programmabili una volta soltanto; nelle
memorie NVRWM, la possibilità di riscrittura degli
elementi di memoria è garantita dalla loro conduttività,
che può essere alterata in modo non distruttivo.
¨ L’elemento chiave è un transistore avente una Vt
modulabile, con valori diversi nei due stati possibili di “0”
e “1”.
¨ Per un transistore n-MOS, Vt dipende dalla quantità di
carica presente tra l’elettrodo di gate ed il canale, secondo
l’equazione
Vt = KQ/Cox
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Il transistor floating gate
Il dispositivo FG permette di immagazzinare gli elettroni in uno
strato conduttore, circondato da un dielettrico, posto tra l’elettrodo di gate e il canale.
I DS
FG
Q=0
Q<0
CG
SiO2
n+
n+
erased
programmed
p
V GS
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Il transistor floating gate (II)
C
FG
Il comportamento del
transistor “floating gate” si può comprendere a partire dal un
semplice modello elettrico:
CC
CS
S
CB
B
CD
D
• CC
è la capacità tra i due gate (“floating”, FG e di controllo, C),
• CS ,
CB e CD sono le capacità di source, bulk e drain.
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Il transistor floating gate (III)
Indicando con Q la carica immagazzinata nel FG e con
CT la capacità totale, si ha
Q = CC (VF − VC ) + CS (VF − VS ) + CB (VF − VB ) +
+CD (VF − VD )
CC
CS
CD
CB
Q
VF =
VC +
VS +
VD +
VB +
CT
CT
CT
CT
CT
Ipotizziamo che source e bulk siano al potenziale di massa: si ha
VF S
CC
CD
Q
Q
=
VCS +
VDS +
= αC (VCS + f VDS +
)
CT
CT
CT
CC
con αC = CC /CT e f = CD /CC (fattori di accoppiamento).
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Il transistor floating gate (IV)
¨ Definiamo tensione di soglia VT F S il potenziale da
applicare al FG con VDS = 0 per ottenere l’inversione di
popolazione;
¨ tale potenziale sul FG corrisponde a una certa tensione
VT CS applicata al terminale di controllo.
1
Q
VT F S −
VT CS =
αC
CC
¨ Mentre VT F S dipende dalla tecnologia, VT CS è anche
legata al valore di carica Q nel FG: quindi variando Q si
modifica la soglia, traslando cosı̀ la caratteristica I-V.
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Il transistor floating gate (V)
VT E
VT E
1
=
VT F S →
αC
1
Q
=
VT F S −
αC
CC
I DS
erased cell
→
Q=0
programmed cell
Q<0
erased
programmed
V TE
VTP
V GS
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21
Cella EPROM
¨ FAMOS: “Floating-gate Avalanche-injection MOS.
¨ Il tempo di accesso è dell’ordine di 100 ns.
¨ La programmazione della cella EPROM (“Erasable
PROM”) avviene elettricamente per
moltiplicazione a valanga degli elettroni del canale, che
vengono poi iniettati nel FG.
¨ Per cancellarne il contenuto, il modulo EPROM deve
essere rimosso dal resto del circuito per poi venire esposto
a radiazione ultravioletta, il cui effetto è di consentire la
ricombinazione degli elettroni presenti nel FG.
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Cella EPROM (II)
¨ L’operazione di scrittura richiede, per tempi dell’ordine
dei µs, l’applicazione di tensioni elevate (10-20 V) sia al
gate (attraverso WL ), sia al drain (attraverso BL) del
dispositivo.
¨ La tecnica di cancellazione, effettuata per l’intero chip,
necessita della presenza di una finestra di quarzo nel
package: l’esposizione può durare svariati secondi o
minuti, in funzione della intensità della sorgente UV.
¨ L’affidabilità di una memoria EPROM, in seguito ai danni
reticolari provocati dalla radiazione UV, è tipicamente
garantita per un numero massimo di riprogrammazioni
(da 100 a 1000).
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Cella EEPROM
¥ La cella EEPROM (“Electrically Erasable
PROM”) è programmata e cancellata per via
elettrica (max. 105 riprogrammazioni).
¥ Il funzionamento dell’elemento di memoria è
basato sull’effetto tunnel Fowler-Nordheim:
mediante un intenso campo elettrico (109 V/m) ai
capi di un sottile strato di SiO2 si modifica la
struttura a bande del materiale, in modo da
permettere l’iniezione o la rimozione di
elettroni.
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24
Cella EEPROM (II)
¨ Per realizzare tali dispositivi si ricorre ad una delle
seguenti soluzioni tecnologiche:
- MNOS e SONOS ( Silicon-Metal-Nitride-Oxide-Silicon )
- FLOTOX ( FLOating gate Thin Oxide ), la tecnologia
maggiormente diffusa
- TP-E2PROM (Textured Polysilicon)
¨ Tutte le implementazioni basate sull’effetto tunnel
richiedono la presenza di un ulteriore transistore per
effettuare la selezione del bit.
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25
Cella EEPROM FLOTOX
¨ Il transistore FLOTOX è un dispositivo “floating gate” nel
quale:
• lo spessore del SiO2 in prossimità del drain è ridotto da 100
nm (EPROM) a soli 8-10 nm, in modo da massimizzare
l’efficienza dell’effetto tunnel quantistico;
• la transcaratteristica I-V è simmetrica, da cui la
reversibilità delle operazioni.
¨ Tuttavia:
- l’area della cella è 3-4 volte superiore rispetto a quella della
struttura FAMOS;
- la procedura di programmazione è lenta (circa 8
msec/word) e complessa (scrittura dell’intero chip seguita
da una cancellazione selettiva dei bit).
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26
Cella EEPROM FLOTOX (II)
gate
FG
n+
FG
SiO2
CG
drain
eeeee
eee
n+
n+
eeeeeee
p
L’effetto
tunnel
FowlerNordheim è usato sia per la
programmazione che per la
cancellazione.
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eeee
eee
27
Architettura di una EEPROM
BL1
BL2
GND
WL1
VH
(1,1)
(1,2)
WL2
(2,1)
(2,2)
Programmazione della
cella (1,1):
WL1 = VH e BL1 = 0
Per impedire la programmazione indesiderata di (1,2), è necessario che
BL1 = VH
Se WL2 = 1, m(2,1) è
programmata,
se WL2 = 0, m(2,2) è
cancellata.
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La cella Flash ETOX
ETOX: “EPROM Tunnel Oxide”
¥ la programmazione (VDS = VGS = 12 V) avviene
per moltiplicazione a valanga dei portatori di
carica (elettroni caldi) presenti nel canale
conduttivo;
¥ la cancellazione (VDS = VSG = 12 V) avviene
invece ricorrendo all’effetto Fowler-Nordheim:
gli elettroni intrappolati nel FG vengono
catturati dal source n+.
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29
La cella Flash ETOX (II)
La cella Flash ETOX combina la versatilità di un modulo EEPROM con la compattezza di una struttura EPROM:
¥ le operazioni avvengono “on-system”
elettricamente,
¥ non è necessario alcun transistore addizionale
per effettuare la selezione del bit,
¥ la procedura di cancellazione può essere
eseguita sull’intero chip, come per i moduli
EPROM, oppure a settori.
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La cella Flash ETOX (III)
+12V
GND source
GND
+6V
drain
Channel Hot Electron
+12V source drain
FN tunneling
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Memorie a lettura/scrittura
Le memorie a accesso casuale si dividono in due ampie classi, sulla base del principio che consente di immagazzinare l’informazione:
¥ RAM statiche (SRAM): l’elemento base di
memoria è un circuito retroazionato e
l’informazione è associata al livello di tensione,
¥ RAM dinamiche (DRAM): l’elemento base di
memoria è una capacità e l’informazione è
associata alla carica elettrica.
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Memorie RAM statiche
• Due inverter chiusi
in retroazione
mantengono i livelli
di tensione forzati ai
2 nodi finché il
circuito è alimentato.
• I pass transistor
permettono la
connessione con le
“bit line”.
WL
BL
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BL
33
Cella 6-T
¨ Dinamica di
tensione 0 ÷ VDD
BL
VDD
BL
¨ Consumo di
potenza statica ≈
nullo
¨ Isolamento a
trincea di ossido
per aumentare la
densità.
WL
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Cella 4-T
Il transistore di pull up
è sostituito da un carico resistivo, in tecnologia TFT (Thin Film
Transistor):
• R ≈ 10 TΩ è in
polisilicio
• R non fornisce
corrente
apprezzabile durante
le transizioni
• l’area occupata è di
≈ 2/3 inferiore.
VDD
BL
R
BL
R
WL
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Tempi di accesso
Accesso in scrittura: la velocità è garantita dal circuito di pilotaggio esterno alla cella (uno per ogni “bit line”)
WL
"1"
strong "0"
BL
weak "1"
weak "0"
"0"
strong "1"
BL
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Tempi di accesso (II)
Accesso in lettura:
• Per ragioni di densità, i transistori della cella sono di
dimensioni minime e forniscono quindi correnti limitate.
• Le “bit line” sono lunghe (proporzionalmente alle dimensioni
della matrice) e sono associate a capacità parassite elevate.
¨ I transistori della cella, nel pilotare le “bit line” devono
essere aiutati da un sense amplifier, capace di correnti
molto superiori a quelle della singola cella di memoria.
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SRAM: sense amplifier
WL
BL
SENSE AMPLIFIER
SE
SE
V
DD
BL
CELLA DI MEMORIA
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38
Sequenza di lettura
1) Le bit line sono precaricate a VDD /2.
2) La cella di memoria è selezionata attivando la word line.
3) Il sense amplifier è acceso.
* cella ram statica con sense amplifier
5
4.5
4
3.5
Voltages (lin)
3
2.5
2
1.5
1
500m
0
-20p
0
20p
40p
60p
80p
100p
120p
140p
160p
180p
200p
220p
Time (lin) (TIME)
240p
260p
280p
300p
320p
340p
360p
380p
400p
420p
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Memorie RAM dinamiche
• L’elemento di
memoria è la
capacità CM , in
grado di
immagazzinare
(temporaneamente)
una carica.
BL
WL
• L’area è
estremamente
ridotta.
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CM
40
Charge sharing
Nell’operazione di lettura, la carica immagazzinata si ridistribuisce tra la capacità CM
della cella di memoria
e la capacità CBL della
“bit line”.
VWL
C BL
CM
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41
Charge sharing (II)
La tensione finale Vf si trova applicando il principio di conservazione della carica:
- Prima della selezione della cella, la carica è
Qtot = QBL + QM = CBLVBL + CM VM
- Dopo la selezione della cella, la carica vale
Qtot = (CBL + CM )Vf
CBLVBL + CM VM
e quindi Vf =
.
CBL + CM
Se CBL >> CM , allora la tensione finale è di poco modificata
rispetto a quella iniziale sulla “bit line”: Vf ≈ VBL
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42
DRAM: lettura
Esempio:
Con capacità CBL = 10 CM e tensione di precarica VBL = 0, 5 VDD =
2, 5 V,
si ottiene una tensione finale Vf = 2, 73 V nel caso VM = 5 V, e
Vf = 2, 27 V nel caso VM = 0.
Occorre risolvere 2 problemi:
1) La piccola variazione di tensione sulla “bit line” deve essere
amplificata alla dinamica completa 0-VDD ,
2) il valore di tensione originale VM deve essere ripristinato nella
cella di memoria letta.
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43
DRAM: sense amplifier
Il sense amplifier permette di risolvere entrambi i problemi, e
inoltre di velocizzare l’accesso; ogni bit line è divisa in due semicolonne precaricate a VDD /2 e l’amplificatore collocato in mezzo.
V PRE
WL
semi−colonna superiore
SENSE AMPLIFIER
SE
SE
CM
0,5 V
DD
CELLA DINAMICA
semi−colonna inferiore
V PRE
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44
DRAM: correnti di perdita
¨ Le correnti di perdita del MOSFET tendono a scaricare la
capacità CM :
¨ per esempio, con una corrente di perdita Il = 10−14 A, una
capacità CM = 1 fF e una tensione iniziale VM = 1, 8 V, la
tensione della cella scende a 1 V in 80 ms!
CM
∆V
−→ ∆t =
(1, 8 − 1) = 0, 08 s
Il = CM
∆t
Il
¨ Per evitare questo effetto, tutte le celle devono essere
periodicamente lette (refresh):
¨ grazie al sense amplifier, l’operazione di lettura rigenera i
valori di tensione corretti.
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45
Confronto SRAM-DRAM
SRAM
DRAM
tempo di accesso < 10 ns
60 − 80 ns
densità 4-6 volte inferiore
necessita di “refresh”
costo 10 volte superiore
interfaccia più complessa
tagli tipici: 256-512 kB
64 MB
uso: cache (interna o esterna)
memoria principale
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46
Ferroelettricità
• I materiali ferroelettrici mostrano una polarizzazione elettrica
spontanea la cui direzione può essere alterata mediante un
campo esterno.
• La dipendenza della polarizzazione P dal campo E presenta
isteresi, cioè P ha due stati stabili con campo nullo.
P
polarizzazione
permanente
E
campo
coercitivo
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47
Materiali ferroelettrici
• I materiali ferroelettrici più comuni hanno struttura del tipo
ABO3, dove A e B sono ioni metallici
• per esempio, BaT iO3, BaSrT iO3, P bT iO3.
• La polarizzazione elettrica deriva dalla ridotta deformazione
di questa struttura rispetto a quella cubica
• per esempio il T i può avere due posizioni stabili al di sopra e
al di sotto del piano O
P
P
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48
Applicazioni
¨ La doppia direzione stabile di polarizzazione in
condizioni di campo elettrico nullo può essere sfruttata
per realizzare elementi di memoria non-volatili.
¨ Dato che i materiali ferroelettrici sono anche
piezoelettrici, sono anche usati per realizzare sensori e
attuatori;
¨ inoltre la costante dielettrica è piuttosto elevata (200-2000
fino a frequenze intorno a 100 GHz), quindi sono utili
come dielettrici in condensatori di grande capacità.
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49
Applicazioni (II)
sensori
dispositivi
optoelettronici
piroelettricita‘ e
piezoelettricita‘
alta costante
dielettrica
condensatori
effetto elettro−ottico
FILM
FERROELETTRICI
ferroelettricita‘
memorie
non−volatili
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50
Condensatore ferroelettrico
Il condensatore ferroelettrico (FECAP) ha 2 armature e uno strato ferroelettrico come isolante;la variazione di polarizzazione nel
dielettrico induce una variazione di carica sugli elettrodi.
Molti metalli, all’interfaccia con lo strato ferroelettrico, ossidano,
perciò occorre usare metalli nobili (P t) oppure interporre una
protezione.
P
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51
Transistor ferroelettrico
Il transistore ferroelettrico (FEFET) è simile al MOSFET tradizionale, ma fa uso di un film ferroelettrico al posto dell’ossido di
gate: la polarizzazione ferroelettrica deve essere compensata dalla carica nel canale e la direzione di polarizzazione influenza la
tensione di soglia.
L’interfaccia silicio-FE è critica a causa dell’ossidazione di Si.
gate
FE
P
source
drain
Si
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52
Accesso alla cella
BL
WL
FECAP
Vin
Cfe
Vin
Vout
Cm
"1"
Vout
"0"
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53
Affidabilità
¥ L’operazione di lettura è distruttiva, quindi
occorre ripristinare l’informazione letta.
¥ Le memorie ferroelettriche soffrono di problemi
di affidabilità:
• l’area del ciclo di isteresi si riduce al crescere del numero di
cicli di commutazione (“fatica elettrica”),
• un lungo periodo di programmazione in uno stato accresce
la difficoltà di commutazione (“imprint”),
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54
Confronti
Tipo di Memoria
EEPROM FLASH FERAM
dimensione della cella
4
1
1,2
tensione di scrittura
10-18 V 10-18 V
2V
tempo di scrittura
1-10 ms ≈ 100 µs ≈ 100 ns
energia di scrittura
1 pJ
10 nJ
1 pJ
numero di scritture
105
105
1012
numero di letture
∞
∞
1012
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55