ELETTRONICA
Esercitazioni
Con
LabView
DIFFERENZA FRA ELETTRONICA ANALOGICA ED
ELETTRONICA DIGITALE
-1-
ELETTRONICA ANALOGICA: l’elettronica analogica tratta segnali continui nel tempo (variano
con continuità).
ELETTRONICA DIGITALE: l’elettronica digitale tratta invece segnali discontinui nel tempo
(elabora numericamente le informazioni). Questi segnali possono assumere due stati: 0 (può
essere vero o falso) e 1 (può essere vero o falso, ma opposto a 0).
DIFFERENZA FRA RETI COMBINATORIE E RETI
SEQUENZIALI
RETI COMBINATORIE: le uscite del circuito all’istante di tempo “t” dipendono unicamente dal
valore degli ingressi allo stesso istante di tempo “t” (a meno di un ritardo della rete stessa).
RETI SEQUENZIALI: le uscite del circuito all’istante del tempo “t” dipendono dagli ingressi al
tempo “t”, ma anche da ciò che è successo nella rete prima dell’istante di tempo “t” (memoria del
passato).
OPERATORI LOGICI
Le porte logiche sono i circuiti combinatori più semplici tramite i quali si possono realizzare tutte le
funzioni logiche più complesse assemblando opportunamente questi componenti.
NOT
ES001_NOT.VI
-2-
La porta NOT funziona secondo la seguente regola: l’uscita y è complementare all’ingresso A.
EQUAZIONE ALGEBRICA: y = /A
TAVOLA DELLA VERITÁ:
A Y
0 1
1 0
A B Y
0 0 0
SCHEMA ELETTRICO:
SIMBOLO:
AND
ES001_AND.VI
ES011_AND3INPUTS.VI
La porta AND funziona secondo la seguente regola: l’uscita y deve essere VERA se l’ingresso A è
VERO e contemporaneamente l’ingresso B è VERO.
EQUAZIONE ALGEBRICA: y = A B
TAVOLA DELLA VERITÁ:
-3-
0
1
1
1
0
1
0
0
1
SCHEMA ELETTRICO:
SIMBOLO:
OR
ES001_OR.VI
ES012_OR3INPUTS.VI
La porta OR funziona secondo la seguente regola: l’uscita y deve essere VERA se l’ingresso A è
VERO oppure l’ingresso B è VERO.
EQUAZIONE ALGEBRICA: y = A + B
TAVOLA DELLA VERITÁ:
A B Y
0 0 0
0 1 1
-4-
1
1
0
1
1
1
SCHEMA ELETTRICO:
SIMBOLO:
NAND
ES001_NAND.VI
ES013_NAND3INPUTS.VI
La porta NAND funziona secondo la seguente regola: l’uscita y è FALSA solo se tutti gli ingressi
sono VERI.
EQUAZIONE ALGEBRICA: y = /(A B)
TAVOLA DELLA VERITÁ:
A
0
0
1
B
0
1
0
Y
1
1
1
-5-
1
1
0
SCHEMA ELETTRICO:
E
A
0
0
1
1
NOR
B
0
1
0
1
Y
1
0
0
0
ES001_NOR.VI
SIMBOLO:
ES014_NOR3INPUTS.VI
La porta NOR funziona secondo la seguente regola: l’uscita y è FALSA se almeno un ingesso è
VERO.
EQUAZIONE ALGEBRICA: y = /(A +B)
TAVOLA DELLA VERITÁ:
SCHEMA ELETTRICO:
-6-
SIMBOLO:
XOR
ES001_XOR.VI
ES015_XOR3INPUTS.VI
La porta XOR funziona secondo la seguente regola: l’uscita y è VERA se i due ingressi sono diversi.
EQUAZIONE ALGEBRICA: y = /A B + A /B = A
TAVOLA DELLA VERITÁ:
A
0
0
1
1
B
0
1
0
1
Y
1
0
0
1
SCHEMA ELETTRICO:
-7-
B
SIMBOLO:
A
0
0
1
1
B
0
1
0
1
Y
0
1
1
0
XNOR
ESOO1_XNOR.VI
La porta XNOR funziona secondo la seguente regola: l’uscita y è VERA se i due ingressi sono
uguali.
EQUAZIONE ALGEBRICA: y = /A /B + A B = /(A
TAVOLA DELLA VERITÁ:
SCHEMA ELETTRICO:
SIMBOLO:
-8-
B)
ALGEBRA DI BOOLE
PROPRIETÁ COMMUTATIVA
o A+B=B+A
o AB=BA
PROPRIETÁ ASSOCIATIVA
o A + B + C = (A + B) + C = A + (B + C)
o A B C = (A B) C = A (B C)
PROPRIETÁ DISTIBUTIVA
o A (B + C) = A B + A C
o A + B C = (A + B) (A + C)
REGOLE DELL’ALGEBRA DI BOOLE
o
o
o
o
o
o
o
o
o
o
o
A+0=A
A +1 = 1
A0=0
A1=A
A+A=A
A + /A = 1
AA=A
A /A = 0
//A = A
A + AB = A
A + /AB = A + B
TEOREMI DI DE MORGAN
/(AB) = /A + /B
/(A + B) = /A /B
-9-
AB
00
01
10
11
/A
1
1
0
0
/B A+B /(A+B) AB /(AB) /A/B /A+/B
1
0
1
0
1
1
1
0
1
0
0
1
0
1
1
1
0
0
1
0
1
0
1
0
1
0
0
0
REALIZZAZIONE DI OPERATORI NOT CON
OPERATORI NAND, NOR E XOR
Realizzare un operatore NOT con un operatore NAND.
Y = /(A B)
Y = /A
Quanto deve essere B?
Se B = A → Y = /(A A) = /A
Se B = 1 → Y = /(A 1) = /A
Realizzare un operatore NOT con un operatore NOR.
- 10 -
Y = /(A + B)
Y = /A
Quanto deve essere B?
Se B = A → Y = /(A + A) = /A
Se B = 0 → Y = /(A + 0) = /A
Realizzare un operatore NOT con un operatore XOR.
Y = /A B + A /B = A
Y = /A
Quanto deve essere B?
Se B = 1 → Y = /A 1 + A 0 = /A
- 11 -
B
MAPPE DI KARNAUGH
Si tratta di una rappresentazione grafica dei maxtermini di una funzione booleana realizzata in
modo da avere caselle adiacenti fra loro.
Una casella è adiacente ad un’altra quando cambia una sola variabile (hanno un lato in comune,
ma non solo)
1) Mappa di Karnaugh ad una sola variabile
A 0 1
/A A
2) Mappa di Karnaugh a due variabili
A
0
1
B 0
1
/A /B /A B
A /B A B
3) Mappa di Karnaugh a tre variabili
A
0
1
BC
0 0
0 1
1
1
1
0
/A /B /C /A /B C /A B C /A B /C
A /B /C A /B C A B C A B /C
4) Mappa di Karnaugh a quattro variabili
AB
00
01
11
10
CD
0 0
0 1
1
1
1
0
/A /B /C /D /A /B /C D /A /B C D /A /B C /D
/A B /C /D /A B /C D /A B C D /A B C /D
A B /C /D A B /C D A B C D A B C /D
A /B /C /D A /B /C D A /B C D A /B C /D
5) Mappa di Karnaugh a cinque variabili
E
CD
AB
00
01
0 0
0
0 1
1
1
1
0
/A/B
/A/B /A/B /A/B
/C/D/E /CD/E CD/E C/D/E
/AB
/AB
/AB
/AB
- 12 -
CD
AB
00
01
0 0
1
0 1 1
/A/B /A/B
/C/DE /CDE
/AB
/AB
1 1
/A/B
CDE
/AB
0
/A/B
C/DE
/AB
/C/D/E /CD/E CD/E C/D/E
/C/DE
AB
AB
AB
AB
11
AB
/C/D/E /CD/E CD/E C/D/E
/C/DE
10
A/B
A/B
A/B
A/B
10
A/B
/C/D/E /CD/E CD/E C/D/E
/C/DE
In due caselle adiacenti cambia una sola variabile, ciò significa che
(entrambe contengono 1) la variabile che cambia sparisce.
11
AB
00
01
11
10
/CDE CDE C/DE
AB
AB
AB
/CDE CDE C/DE
A/B
A/B
A/B
/CDE CDE C/DE
se posso rappresentarle
CD 00 01 11 10
1
1
1
1
0
1
1
0
0
1
1
0
0
0
0
0
Y = /C /D + B D
AB
00
01
11
10
CD 00 01 11 10
1
1
1
1
0
0
0
0
0
0
0
0
1
0
0
1
Y = /C /D + /B D
Quando ad una combinazione d’ingressi non corrisponde uno stato definito 0 o 1 ma una X o un -,
queste rappresentano delle indifferenze. In questo caso si possono considerare 0 o 1 a nostro
compiacimento.
AB
00
01
11
10
Y = A B + /A /B + /A D = /(A
CD 00 01 11 10
X
X
1
0
B) + /A D
- 13 -
X
X
1
0
1
1
1
0
1
0
1
0
DECODIFICA
Una decodifica è una rete combinatoria con n ingressi e 2n uscite mutuamente esclusive fra loro,
ciò significa che in corrispondenza di una combinazione di ingressi risulta attiva una ed una sola
uscita.
1) Progettare un decoder con 2 ingressi e uscite attive alte.
ES008_DEC2P.VI
A
0
0
1
1
Y0
Y1
Y2
Y3
=
=
=
=
B Y0 Y1 Y2 Y3
0 1
0
0
0
1 0
1
0
0
0 0
0
1
0
1 0
0
0
1
/A /B
/A B
A /B
A B
2) Progettare un decoder con 2 ingressi e uscite attive basse.
- 14 -
ES007_DEC2N.VI
A
0
0
1
1
Y0
Y1
Y2
Y3
=
=
=
=
B Y0 Y1 Y2 Y3
0 0
1
1
1
1 1
0
1
1
0 1
1
0
1
1 1
1
1
0
A+B
A+/B
/A+B
/A+/B
3) Progettare un decoder con 3 ingressi e le uscite sono tutte attive basse.
ES008_DEC3N
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
=
=
=
=
=
=
=
=
A+ B+ C
A + B + /C
A + /B + C
A + /B + /C
/A + B + C
/A + B + /C
/A + /B + C
/A + /B + /C
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0
1
1
1
1
1
1
1
1 1
0
1
1
1
1
1
1
0 1
1
0
1
1
1
1
1
1 1
1
1
0
1
1
1
1
0 1
1
1
1
0
1
1
1
1 1
1
1
1
1
0
1
1
0 1
1
1
1
1
1
0
1
1 1
1
1
1
1
1
1
0
- 15 -
4) Progettare un decoder con 2 ingressi e con un ulteriore ingresso di abilitazione (E) tale che
se E=0 le uscite sono tutte inattive ovvero tutte a 1. Altresì la decodifica è libera di operare
(uscite attive a 0).
ES018_DEC_CON_ENABLE.VI
A
X
0
0
1
1
B
X
0
1
0
1
E Y0 Y1 Y2 Y3
0 1
1
1
1
1 0
1
1
1
1 1
0
1
1
1 1
1
0
1
1 1
1
1
0
- 16 -
Y0
Y1
Y2
Y3
=
=
=
=
A + B +/E
A + /B +/E
/A + B +/E
/A + /B +/E
DECODER 74138
Il decoder 74138 è una rete di decodifica costituita da 3 ingressi e quindi 8 uscite attive a livello
logico basso, ma anche da altri 3 ingressi di abilitazione che funzionano secondo la seguente
tavola della verità: ES019_74138.VI
A
X
X
X
0
0
0
0
B
X
X
X
0
0
1
1
C
X
X
X
0
1
0
1
E /G1 /G2 /Y0 /Y1 /Y2 /Y3 /Y4 /Y5 /Y6 /Y7
0
X
X
1
1
1
1
1
1
1
1
X
1
X
1
1
1
1
1
1
1
1
X
X
1
1
1
1
1
1
1
1
1
1
0
0
0
1
1
1
1
1
1
1
1
0
0
1
0
1
1
1
1
1
1
1
0
0
1
1
0
1
1
1
1
1
1
0
0
1
1
1
0
1
1
1
1
- 17 -
1
1
1
1
0
0
1
1
0
1
0
1
1
1
1
1
/Y0
/Y1
/Y2
/Y3
/Y4
/Y5
/Y6
/Y7
=
=
=
=
=
=
=
=
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
A + B + C + /E + /G1 + /G2
A + B + /C + /E + /G1 + /G2
A + /B + C + /E + /G1 + /G2
A + /B + /C + /E + /G1 + /G2
/A + B + C + /E + /G1 + /G2
/A + B + /C + /E + /G1 + /G2
/A + /B + C + /E + /G1 + /G2
/A + /B + /C + /E + /G1 + /G2
- 18 -
1
1
1
1
=
=
=
=
=
=
=
=
0
1
1
1
1
0
1
1
/( /A /B /C
/( /A /B C
/( /A B /C
/( /A B C
/( A /B /C
/( A /B C
/( A B /C
/( A B C
E
E
E
E
E
E
E
E
1
1
0
1
G1
G1
G1
G1
G1
G1
G1
G1
G2)
G2)
G2)
G2)
G2)
G2)
G2)
G2)
1
1
1
0
MULTIPLEXER
Un multiplexer è una rete combinatoria con n ingressi di selezione, 2n ingressi di dato e una
sola uscita. L’uscita assume il valore dell’ingresso di dato selezionato dagli ingressi di selezione.
Esercizi:
1) Progettare un multiplexer con 1 ingresso di selezione.
ES020_MUX_WITH_1_SELECT_IN.VI
S0 z
0 I0
1 I1
z = /S0 I0 + S0 I1
se S0 = 0
z = /0 I0 + 0 I1 = I0
se S0 = 1
z = /1 I0 + 1 I1 = I1
2) Progettare un
multiplexer con 2
di selezione
ingressi
ES021_MUX_WITH_2_SELECT_IN.VI
- 19 -
S0 S1
0 0
0 1
1 0
1 1
z
I0
I1
I2
I3
z = /S0 /S1 I0 + /S0 S1 I1 + S0 /S1 I2 + S0 S1 I3
3) Progettare un OR usando un multiplexer.
ES022_OR_WITH_MUX_2
S0 S1 YOR Z
- 20 -
0
0
1
1
0
1
0
1
0
1
1
1
I0
I1
I2
I3
z = /S0 /S1 I0 + /S0 S1 I1 + S0 /S1 I2 + S0 S1 I3
4) Progettare un AND usando un multiplexer.
ES022_AND_WITH_MUX_2
S0 S1 YAND
0 0
0
0 1
0
1 0
0
1 1
1
Z
I0
I1
I2
I3
z = /S0 /S1 I0 + /S0 S1 I1 + S0 /S1 I2 + S0 S1 I3
5) Progettare un NOR usando un multiplexer.
ES022_NOR_WITH_MUX_2
S0 S1 YNOR Z
0 0
0
I0
- 21 -
0
1
1
1
0
1
0
0
1
I1
I2
I3
z = /S0 /S1 I0 + /S0 S1 I1 + S0 /S1 I2 + S0 S1 I3
6) Prodettare un NAND usando un multiplexer.
ES022_NAND_WITH_MUX_2
S0 S1 YNAND
0 0
1
0 1
1
1 0
1
1 1
0
Z
I0
I1
I2
I3
z = /S0 /S1 I0 + /S0 S1 I1 + S0 /S1 I2 + S0 S1 I3
7) Progettare un NOT usando un multiplexer.
ES022_NOT_WITH_MUX_2
S0 S1 YNOT Z
0 0
1
I0
- 22 -
0
1
1
1
0
1
0
1
0
I1
I2
I3
z = /S0 /S1 I0 + /S0 S1 I1 + S0 /S1 I2 + S0 S1 I3
8) Progettare un XOR usando un multiplexer.
ES022_XOR_WITH_MUX_2
S0 S1 YXOR
0 0
0
0 1
1
1 0
1
1 1
0
Z
I0
I1
I2
I3
z = /S0 /S1 I0 + /S0 S1 I1 + S0 /S1 I2 + S0 S1 I3
9) Progettare un XNOR usando un multiplexer.
ES022_XNOR_WITH_MUX_2
S0 S1 YXNOR Z
0 0
1
I0
- 23 -
0
1
1
1
0
1
0
0
1
I1
I2
I3
z = /S0 /S1 I0 + /S0 S1 I1 + S0 /S1 I2 + S0 S1 I3
DEMULTIPLEXER
Un demultiplexer è una rete combinatoria con n ingressi di selezione, 2n uscite e un solo
ingresso di dato. L’ingresso di dato assume il valore dell’uscita del multiplexer selezionata dagli
ingressi di selezione. Se devo trasmettere 2n informazioni ci vorrebbero 2n fili, che costano, allora
se si utilizza una linea mux-demux ci si accontenta di avere le informazioni una alla volta.
- 24 -
Esercizi:
1) Progettare un demultiplexer con 1 ingresso di selezione.
ES023_DEMUX1.VI
S0 Y0 Y1
0
I
0
1 0
I
Y0 = /S0 I
Y1 = S0 I
2) Progettare un multiplexer collegato a un demultiplexer con 1 ingressi di selezione comune.
ES024_MUX_DEMUX_1.VI
Y0 = /S0 I
Y1 = S0 I
S0 z/I Y0 Y1
0
I0 0
0
0 I1
- 25 -
3) Progettare una decodifica con tre ingrassi, un ingresso di abilitazione e un ingresso che
decide se le uscite sono attive basse o alte.
ES025_DEC_8_EN_POL.VI
A
B
C P//N E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
X
X
X
X
X
X
0
1
0 1
0 0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
0
1
1
0
1
0
1
0
0
0
0
1
1
1
1
1
0
1
1
1
1
0
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
- 26 -
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
=
=
=
=
=
=
=
=
1
1
1
1
0
0
1
1
0
1
0
1
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
0
1
1
1
1
0
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
A + B + C +/E
A + B + /C +/E
A + /B + C +/E
A + /B + /C +/E
/A + B + C +/E
/A + B + /C +/E
/A + /B + C +/E
/A + /B + /C +/E
- 27 -
4) Dato un 74138, ricavare un demultiplexer con 3 ingressi di selezione.
ES027_DEMUX__CON_74138.VI
- 28 -
A
X
X
X
0
0
0
0
1
1
1
1
B
X
X
X
0
0
1
1
0
0
1
1
C
X
X
X
0
1
0
1
0
1
0
1
E /G1 /G2 /Y0 /Y1 /Y2 /Y3 /Y4 /Y5 /Y6 /Y7
0
X
X
1
1
1
1
1
1
1
1
X
1
X
1
1
1
1
1
1
1
1
X
X
1
1
1
1
1
1
1
1
1
1
0
0
0
1
1
1
1
1
1
1
1
0
0
1
0
1
1
1
1
1
1
1
0
0
1
1
0
1
1
1
1
1
1
0
0
1
1
1
0
1
1
1
1
1
0
0
1
1
1
1
0
1
1
1
1
0
0
1
1
1
1
1
0
1
1
1
0
0
1
1
1
1
1
1
0
1
1
0
0
1
1
1
1
1
1
1
0
EN
CO
DE
R
Un
encod
er è
una
rete
combi
natoria
con n
ingres
si e m
uscite.
Ad una
combi
nazion
e degli
n
ingres
si
corrisp
onde una ed una sola combinazione delle uscite.
1) Progettare un encoder per rappresentare sul display a 7 segmenti i numero compresi fra 0 e 9
e le lettere da A a F, rappresentanti la numerazione ESADECIMALE.
ES028_HEX_TO_7SEG.VI
- 29 -
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C D DGT a b c d e f g
0 0
0
1 1 1 1 1 1 0
0 1
1
0 1 1 0 0 0 0
1 0
2
1 1 0 1 1 0 1
1 1
3
1 1 1 1 0 1 0
0 0
4
0 1 1 0 0 1 1
0 1
5
1 0 1 1 0 1 1
1 0
6
1 0 1 1 1 1 1
1 1
7
1 1 1 0 0 0 0
0 0
8
1 1 1 1 1 1 1
0 1
9
1 1 1 1 0 1 1
1 0
A
1 1 1 0 1 1 1
1 1
B
0 0 1 1 1 1 1
0 0
C
1 0 0 1 1 1 0
0 1
D
0 1 1 1 1 0 1
1 0
E
1 0 0 1 1 1 1
1 1
F
1 0 0 0 1 1 1
a = (A+B+C+D) (A+/B+C+D) (/A+/B+C+/D) (/A+B+/C+/D)
b = /A/B+/A/C/D+/B/D+/ACD+A/CD
c = (A+B+/C+D)(/A+/B+/C)(/A+/B+D)
d = (A+B+C+/D) (A+/B+C+D) (/B+/C+/D) (/A+B+/C+D)
e = C/D+AB+/B/D+ACD
f = /C/D+A/B+AD+/AB/D+BC/D
g = (A+B+C)(A+/B+/C+/D)(/A+/B+C+D)
2) Progettare un encoder 74147.
ES029_74147.VI
/1 /2 /3 /4 /5 /6 /7 /8 /9 /D /C /B /A N
1
1
1
1
1
1
1
1
1
1
1
1
1 0
X
X
X
X
X
X
X
X
0
0
1
1
0 9
X
X
X
X
X
X
X
0
1
0
1
1
1 8
X
X
X
X
X
X
0
1
1
1
0
0
0 7
X
X
X
X
X
0
1
1
1
1
0
0
1 6
X
X
X
X
0
1
1
1
1
1
0
1
0 5
- 30 -
X
X
X
0
X
X
0
1
X
0
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
0
0
1
1
0
1
0
4
3
2
1
3) Progettare un encoder 7442.
ES030_7442.VI
/D /C /B /A /0 /1 /2 /3 /4 /5 /6 /7 /8 /9 N
0
0
0
0
0
1
1
1
1
1
1
1 1 1 0
0
0
0
1
1
0
1
1
1
1
1
1 1 1 1
0
0
1
0
1
1
0
1
1
1
1
1 1 1 2
0
0
1
1
1
1
1
0
1
1
1
1 1 1 3
0
1
0
0
1
1
1
1
0
1
1
1 1 1 4
0
1
0
1
1
1
1
1
1
0
1
1 1 1 5
0
1
1
0
1
1
1
1
1
1
0
1 1 1 6
- 31 -
0
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
- 32 -
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
7
8
9
-
4) Progettare un decoder 74139 con l’abilitazione.
ES031_74139.VI
A
X
0
0
1
1
B /G Y0 Y1 Y2 Y3
X 0
1
1
1
1
0 1
0
1
1
1
1 1
1
0
1
1
0 1
1
1
0
1
1 1
1
1
1
0
5) Progettare un multiplexer 74157.
ES032_74157.VI
- 33 -
/G /A-B Y
1
X
0
0
0
A
0
1
B
6) Progettare un multiplexer 74153.
ES033_74153.VI
/G B A
- 34 -
Y
1
0
0
0
0
X
0
0
1
1
X
0
1
0
1
0
C0
C1
C2
C3
7) Progettare un multiplexer 74151
ES034_74151.VI
/G
1
0
0
A
X
0
0
B
X
0
0
- 35 -
C Y /W
X 0
1
0 D0 /D0
1 D1 /D1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
1
0
1
0
1
D2
D3
D4
D5
D6
D7
/D2
/D3
/D4
/D5
/D6
/D7
8) Progettare un sommatore 7483, in grado di sommare 4 numeri di due cifre ciascuna e un
riporto iniziale.
ES035_7483.VI
- 36 -
LATCH SET-RESET
Il latch set reset è un dispositivo che permette, oltre che a scrivere un’informazione (0 o 1), di
memorizzare l’informazione immessa.
Un lach set reset può essere costruito utilizzando porte NAND o porte NOR.
Un circuito si dice asincrono quando l'uscita si adegua allo stato degli ingressi senza attendere il
consenso di un segnale di sincronismo.
Un circuito si dice sincrono quando l'uscita si adegua allo stato degli ingressi solo all'arrivo di un
impulso di sincronismo.
Si dice clock un impulso di sincronismo in grado di stabilire l'istante preciso in cui i circuiti devono
commutare. Vi sono circuiti che commutano sul fronte di salita dell'impulso di clock, oppure sul
- 37 -
fronte di discesa dell'impulso di clock, oppure quelli che hanno bisogno dell'intero impulso di clock
per poter commutare. Gli ingressi di questi circuiti agiscono in modo asincrono sui segnali di uscita:
ogniqualvolta diventano attivi le uscite, trascorso il tempo di ritardo di propagazione, commutano.
In un latch set-reset realizzato con porte NOR, se l’ingresso set (S) è attivo (1) e l’ingresso di reset
(R) è disattivo (0) l’uscita sarà condizionata a 1; se l’ingresso S è disattivo (0) e l’ingresso di reset
è attivo (1) l’uscita sarà condizionata a 0; se entrambi gli ingressi sono a livello logico basso,
l’uscita rimarrà quella che c’era nell’istante prima della commutazione; se invece entrambi gli
ingressi sono attivi, la condizione non è valida, cioè la due uscite Q e /Q non sono più
complementari.
ES037_LATCH_SR_NOR.VI
S
0
0
1
1
R
0
1
0
1
Qn+1
Qn
0
1
Non ammesso
In un latch set-reset realizzato con porte NAND se l’ingresso di set (/S) è attivo (0) e l’ingresso di
reset (/R) è disattivo (1) l’uscita (Q) sarà condizionata a 1; se l’ingresso /S è disattivo (1) e
l’ingresso 7R è attivo (0) l’uscita (Q) sarà condizionata a 0; se entrambi gli ingressi sono a livello
logico alto, l’uscita rimarrà quella che c’era nell’istante prima della commutazione; se invece
entrambi gli ingressi sono attivi, la condizione non è valida, cioè la due uscite Q e /Q non sono più
complementari.
ES036_LATCH_SR_NAND.VI
/S
0
0
1
1
/R
0
1
0
1
Qn+1
Non ammesso
1
0
Qn
- 38 -
Se /S e /R sono attivi contemporaneamente c’è un problema, per questo viene inserito un altro
ingresso (E) che se è uguale a 1 S*=/S e R*=/R, invece se è uguale a 0 S*=1 e R*=1, ciò
significa che viene memorizzata l’informazione precedente.
ES038_LATCH_SR_WITH_ENABLE.VI
ES039_LATCH_SR_NOR_ENABLE.VI
Prima dell’ingresso e si può inserire un sistema di porte che riescono a rilevare solo i fronti di salita
o di discesa, in modo che l’ingresso E cambi da 0 a 1 e viceversa. Il sistema così ottenuto è un flip
flop SR, più comunemente chiamato JK, con un clock, due ingressi (set e reset) e due uscite che
sono sempre complementari fra loro.
- 39 -
Esercizio: Realizzare l’antirimbalzo di un pulsante utilizzando un latch.
- 40 -
- 41 -
Esercizio: Realizzare l’antirimbalzo di un pulsante utilizzando un latch.
FLIP
FLOP
I
flip flop sono dei
circuiti
sequenziali
analoghi ai latch
S- R, tuttavia si differenziano perché nei flip flop l'istante in cui avviene la commutazione delle
uscite è stabilito con certezza, e si evita il difetto della trasparenza; dove trasparenza vuol dire che
- 42 -
l'uscita si adegua immediatamente allo stato degli ingressi, non appena variano gli ingressi, ciò è
un difetto quando si vogliono circuiti perfettamente sincronizzati, nei quali gli istanti di
commutazione devono essere decisi con precisione.
FLIP-FLOP D
Un flip-flop di tipo D ha un ingresso, due uscite complementari e un ingresso di sincronizzazione
(clock). In corrispondenza del comando di clock, trasferisce l'ingresso in uscita e lo mantiene fino
al successivo fonte attivo di clock.
Equazione caratteristica: Q
n+1
= Dn
Tabella di verità:
D Q n+1
0
0
(reset)
1
1
(set)
FLIP-FLOP JK
Un flip-flop di tipo JK ha due ingressi, due uscite complementari e un ingresso di sincronizzazione.
Ha funzioni di memoria, reset, set . A differenza dei Flip Flpo SR non ha stati proibiti, ovvero le
due entrate posso assumere qualsiasi valore (0-0,0-1,1-0,1-1).
Equazione caratteristica: Q
n+1
= /Qn Jn + Qn /Kn
Tabella di verità:
J
0
0
1
1
K
0
1
0
1
CK
Q n+1
Fronte attivo Q n (nessun cambiamento)
Fronte attivo
0
(reset)
Fronte attivo
1
(set)
Fronte attivo /Q n
(complemento)
- 43 -
CONTATORI ASINCRONI
I contatori asincroni sono divisori di frequenza la cui uscita si adegua allo stato degli ingressi senza
attendere il consenso di un segnale di sincronismo.
-CONTATORE ASINCRONO PER 2
CK
Q
t
-CONTATORE ASINCRONO PER 4
CK
t
Q0
Q1
t
SHIFT REGISTER
- 44 -
t
I registri a scorrimento (SHIFT REGISTER) sono dei registri adatti a lavorare in forma seriale e lo
scorrimento dei dati (bit) presuppone l’utilizzo di memorie a cascata (è possibile utilizzare anche
dei flip-flop.
CK
t
Q0
t
Q1
t
Q2
t
I REGISTRI A SCORRIMENTO
I registri a scorrimento sono dei registri adatti a lavorare in forma seriale e lo scorrimento dei dati
(bit) presuppone l’utilizzo di memorie a cascata.
I principali registri a scorrimento sono i registri SISO, SIPO, PIPO e PISO.
- 45 -
REGISTRI SISO
SISO significa serial-in serial-out e tale gestione richiede un basso numero di connessioni esterne,
in quanto è necessario utilizzare solo tre pins quali il clock, l’uscita seriale e l’ingresso seriale. Per
espandere questo tipo di registri è sufficiente collegare l’uscita seriale del primo registro con
l’ingresso seriale del secondo e così via, ricordando di collegarli tutti alla stessa linea di clock.
REGISTRI SIPO
SIPO significa serial-in parallel-out e tale gestione richiede l’utilizzo di un alto numero di pins, in
quanto l’uscita di ogni flip-flop deve essere accessibile esternamente. L’espansione di questo tipo
di registri è uguale a quella sopra descritta per i registri SISO.
REGISTRI PIPO
PIPO significa parallel-in parallel-out e tale gestione richiede l’utilizzo dello stesso numero di pins
dei registri SIPO. Per quanto riguarda i flip-flop a accessibile all’esterno per ognuno un comando
d’ingresso. L’espansione di questo tipo di registri è uguale a quella sopra descritta per i registri
SISO.
- 46 -
REGISTRI PISO
PISO significa parallel-in serial-out e tale gestione richiede l’utilizzo di un alto numero di pins, in
quanto serve l’utilizzo di LE (latch enable), degli ingressi di dato e l’uscita. Per il funzionamento di
questo registratore si agisce sugli ingressi asincroni: clear e preset.
EQUAZIONI INGRESSI ASINCRONI:
/CL = IN + /LE
/PR = /IN + /LE
AUTOMI
TERMINI GENERALI RIGUARDANTI LA PROGETTAZIONE DI UN AUTOMA
a) Grafo: rappresentazione grafica di come avvengono le transizioni entro un automa;
b) Automa: macchina in grado di fare tutto ciò per cui è stata progettata in modo ripetitivo e
per un tempo indefinito;
c) Stati: condizioni nelle quali si trova un automa;
d) Transizioni: passaggio da uno stato ad un altro avvenuto in seguito ad una certa condizione
sugli ingressi;
S0
S1
e) Autoanelli: transizioni verso lo stesso stato;
S0
- 47 -
f) Variabile di stato: è una variabile (può assumere due valori) usata per rappresentare gli
stati di un automa, costruita utilizzando un flip flop. Con una sola variabile di stato si
possono rappresentare 2 stati, con due 4 stati, con tre 8 stati, e così via.
PROCEDURA PER LA PROGETTAZIONE DI UN AUTOMA
1) Si disegna il GRAFO ricavato dalle specifiche del problema;
2) INDIVIDUATI GLI STATI si procede alla CODIFICA degli stessi (associare un numero
univoco a ciascun stato presente sul grafo);
3) Si costruisce la TABELLA DI TRANSIZIONE DEGLI STATI (rappresenta gli stati futuri in
relazione alla situazione presente);
4) Si ottiene, usando la codifica, la mappa relativa a ciascuna variabile di stato;
5) Si sceglie il flip flop da usare e in base a quello si ottiene l’equazione risolutiva per ciascun
flip flop
Esercizi:
1) Progettare un contatore per 2 con ingresso di abilitazione tale che se E = 0 il
contatore si ferma nello stato in cui si trova.
1) GRAFO
2) RILEVAMENTO EQUAZIONE DEGLI INGRESSI DEL F-F D
Q0
0
1
n
Q0
En 0 1
0 1
1 0
n+1
= Q0n
En
- 48 -
2) Progettare un contatore per 4 tale che se E = 0 il conteggio ritorna a 0 0.
1) GRAFO
Q1 Q0
0
0
0
1
1
1
1
0
n
n
2) RILEVAMENTO EQUAZIONE DEGLI
DEL F-F D
Q1n Q0n
0
0
0
1
1
1
1
0
En 0
0
0
0
0
Q1n Q0n
0
0
0
1
1
1
1
0
1
0
0
0
0
0
1
0
1
1
0
0
1
- 49 -
En 0 1
0 1
0 0
0 0
0 1
Q0 n+1
INGRESSI
En 0 1
0 0
0 1
0 0
0 1
Q1 n+1
Q1 n+1 = En (Q1n
Q0n)
Q0 n+1 = /Q0n En
- 50 -
3) Progettare un contatore per 4 up and down tale che se E = 0 il conteggio
ritorna a 0 0.
1) GRAFO
2) RILEVAMENTO EQUAZIONE DEGLI INGRESSI DEL F-F D
Q1n Q0n
0
0
0
1
1
1
1
0
Q1
Q0
n+1
n+1
Q1n Q0n
0
0
0
1
1
1
1
0
En UDn 0 0 0 1 1 1 1 0
0
0
0
0
= E /((UD
= /Q0n En
n
n
0
0
0
0
0
0
0
0
(Q1
0
0
0
0
n
0
1
0
1
1
0
0
1
1
0
1
0
1
0
0
1
Q1n Q0n
0
0
0
1
1
1
1
0
Q0 ))
n
- 51 -
En UDn 0 0 0 1 1 1 1 0
0
0
0
0
0
0
0
0
0
1
0
1
Q1
1
0
1
0
n+1
En UDn 0 0 0 1 1 1 1 0
0
0
0
0
0
0
0
0
1
0
0
1
Q0
1
0
0
1
n+1
4) Progettare un contatore per 4 con ingresso di abilitazione tale che se
E = 0 il contatore si ferma nello stato in cui si trova.
1) GRAFO
2) RILEVAMENTO EQUAZIONE DEGLI INGRESSI DEL F-F D
Q1 Q0
0
0
0
1
1
1
1
0
n
Q1 Q0
0
0
0
1
1
1
1
0
n
n
Q1 Q0
0
0
0
1
1
1
1
0
n
Q1
Q0
n+1
n+1
n
En 0
0
0
1
1
1
0
1
1
0
0
1
0
1
1
0
0
1
= Q1n En + En (Q1n
= Q0n
En
n
Q0n)
- 52 -
En 0 1
0 1
1 0
1 0
0 1
Q0 n+1
En 0 1
0 0
0 1
1 0
1 1
Q1 n+1
5) Progettare un contatore per 3 tale che se E = 0 il conteggio ritorna a 0 0.
1) GRAFO
2) RILEVAMENTO EQUAZIONE DEGLI INGRESSI DEL F-F D
Q1 Q0
0
0
0
1
1
1
1
0
n
Q1
Q0
n+1
n+1
n
En 0
0
0
0
0
Q1n Q0n
0
0
0
1
1
1
1
0
1
0
0
0
0
0
1
0
0
= /Q1n Q0n En
= /Q0n /Q1n En
1
0
0
0
Q1 Q0
0
0
0
1
1
1
1
0
n
- 53 -
n
En 0 1
0 0
0 1
0 0
0 0
Q1 n+1
En 0 1
0 1
0 0
0 0
0 0
Q0 n+1
6) Progettare un contatore per 3 up and down tale che se E = 0 il conteggio
si ferma nello stato in cui si trova.
1) GRAFO
2) RILEVAMENTO EQUAZIONE DEGLI INGRESSI DEL F-F D
Q1n Q0n
0
0
0
1
1
1
1
0
Q0
Q1
n+1
n+1
Q1n Q0n
0
0
0
1
1
1
1
0
En UDn 0 0 0 1 1 1 1 0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
0
0
0
0
1
= /Q1n Q0n /En + / Q0n En (UDn
= Q1n /Q0n /En + / Q1n En /(UDn
Q1n Q0n
0
0
0
1
1
1
1
0
Q1n)
Q0n)
- 54 -
En UDn 0 0 0 1 1 1 1 0
0
0
0
1
0
0
0
1
0
1
0
0
Q1
1
0
0
0
n+1
En UDn 0 0 0 1 1 1 1 0
0
1
0
0
0
1
0
0
1
0
0
0
Q0
0
0
0
1
n+1
TIPOLOGIE DI USCITE DI UNA PORTA LOGICA
In generale le uscite di una porta logica possono essere di due tipi:
USCITE A OPEN COLLECTOR DRAIN
La R pull-up è una resistenza che serve come protezione per la porta, si calcola così:
R=(VCC - VOLMAX)/IOLMAX
Esempio: VCC = 5v; VOLMAX = 0,4; IOLMAX = 1 mA
R = (5-0,4)/1*10-3= 4,6 kΩ
USCITE A TOTEM POLE
Non è possibile collegare due uscite totem pole altrimenti si creerebbero dei conflitti che
non sono altro che cortocircuiti.
55
OPERATORI 3-STATE
X
0
1
E Y
0 z
1 0
1 1
Esercizio: usando degli operatori 3 state e un’opportuna rete combinatoria per le
abilitazioni, realizzare un multiplexer a due ingressi di selezione.
E
0
0
1
1
F
0
1
0
1
A
1
0
0
0
B
0
1
0
0
C D
0 0
0 0
1 0
0 1
56
TRIGGER DI SCHMITT
Per eliminare gli elementi di incertezza nel riconoscimento dei segnali (i livelli dei segnali si
degradano assumendo valori lontani da quelli nominali, la forma di questi peggiora in
quanto i fronti di salita e discesa diventano lenti e non ben definiti) si sono realizzati
integrati con ingressi a trigger di Schmitt. Nella caratteristica di trasferimento di questi
integrati si nota che non esiste una zona di transizione, nella quale l’uscita passa
gradualmente da un livello ad un altro, bensì si osserva che i passaggi tra i livelli di uscita
avvengono in modo brusco in corrispondenza di due distinti valori della tensione d’ingresso.
Con tensione d’ingresso crescente si ha un cambio di livello quando viene raggiunto il
valore di tensione di soglia VTH+ , mentre con tensione d’ingresso decrescente la
variazione avviene in corrispondenza di un valore di soglia differente denominato VTH- . Il
raggiungimento di una tensione di soglia innesca un ciclo di funzionamento interno che,
una volta iniziato, non è più controllato dal segnale d’ingresso e si evolve in modo
autonomo spingendo l’uscita sul livello logico opposto a quello di partenza; la soglia VTH+
è sempre più alta della soglia VTH-.
CONSEGUENZE SULL’ANDAMENTO DEI SEGNALI IN USCITA:
Le variazioni in ingresso causate dai disturbi non provocano un andamento
oscillante dell’uscita in quanto sarebbero necessarie oscillazioni delle tensioni di
ingresso più ampie (glich) della differenza tra le due soglie (ISTERESI).
Il tempo impiegato per le transizioni tra i livelli non dipende dall’andamento del
segnale d’ingresso: infatti la transizione è governata da cicli interni che vengono
solo avviati al raggiungimento delle soglie.
57
OSCILLATORI
I multivibratori sono circuiti elettronici caratterizzati dall’avere due soli livelli d’uscita che
possono mantenersi per un tempo finito; tutti i livelli intermedi tra questi sono traversati
dall’uscita durante le commutazioni, la cui durata dipende solo dai parametri interni del
dispositivo e non è influenzata dalle modalità di variazione degli eventuali comandi in
ingresso. Ciascuno degli stati d’uscita può avere una durata illimitata nel tempo oppure
una durata limitata e dipendente dal valore di alcuni componenti del circuito. I
multivibratori astabili sono caratterizzati dall’assenza di stati stabili; l’uscita commuta a
intervalli di tempo regolari dall’uno all’altro dei due stati, che sono entrambi quasi stabili.
58
DIODO
Un diodo è un dispositivo semiconduttore che consente il passaggio di corrente solo in un
verso, cioè nella direzione da anodo a catodo (A → K).
La Vγ è la tensione di soglia oltre la quale il diodo si considera in conduzione: per i diodi al
silicio vale circa 0,6 V; per i diodi al germanio vale circa 0,2 V.
La VBRK è la tensione di breakdown sotto la quale il diodo si rompe irreparabilmente
causando il cortocircuito del diodo stesso. Il valore di questa tensione varia a seconda del
tipo di componente
59
LED (LIGHT EMITTER DIODE)
Il diodo è un dispositivo semiconduttore che consente il passaggio di corrente solo in un
verso, cioè nella direzione da anodo a catodo. Il diodo LED funziona come un diodo
normale, ma se attraversato da corrente diretta, emette luce. La tensione Vγ vale,
orientativamente, 1,6V.
ESERCIZIO: Calcolare RB e RC, conoscendo
VBE = 0,6 v
VCE = 0,2 v
VOH = 2,4 v
hFE = 100
IC = 10 mA
VOH = RB * IB + VBE
VCC = VF + RC * IC + VCE
IC = hFE * IB
IB = IC / hFE * 1,2 = (0,01 * 1,2)/100 = 0,12 mA
RC = (VCC - VF - VCE)/ IC = (5 – 1,8 – 0,2)/ 0,01 = 300
RB =(VOH - VBE)/ IB = (2,4 – 0,6)/ 0,00012 = 15 KΩ
60
ISTITUTO TECNICO INDUSTRIALE " B. PASCAL "
P.le
C. Macrelli n. 100 - 47023 CESENA - Forlì -
TEST
CANDIDATO_____________________________________________CLASSE .........
A.S. ......../........
DISCIPLINA
ELETTRONICA
1) Fare tavola della verità, simbolo elettrico, equazione d'uscita, di tutti gli operatori logici
conosciuti, ognuno in una casella della tabella sottostante
NOT
OR
NOR
AND
A Y
0 1
1 0
Y = /A
A
0
0
1
1
B
0
1
0
1
Y
0
1
1
1
Y=A+B
A
0
0
1
1
B
0
1
0
1
Y
1
0
0
0
Y = /(A + B)
NAND
XOR
A
0
0
1
1
B
0
1
0
1
Y
0
0
0
1
Y=AB
A
0
0
1
1
B
0
1
0
1
Y
1
1
1
0
Y = /(A B)
A
0
0
1
1
B
0
1
0
1
Y
0
1
1
0
Y = /A B + A /B
61
XNOR
A
0
0
1
1
B
0
1
0
1
Y
1
0
0
1
Y = /A /B + A B
2) Una uscita si attiva se gli ingressi A, B sono contemporaneamente attivi oppure se gli
ingressi A e C sono contemporaneamente attivi. Fare la tavola detta verità e ricavare
l’equazione dell’uscita Y. Realizzare lo schema elettrico con porte logiche quindi lo schema
di principio con interruttori e lampada.
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
Y
0
0
0
0
0
1
1
1
Y = A(B+C)
Schema elettrico con porte logiche
Schema elettrico con interruttori e lampada
62
ISTITUTO TECNICO INDUSTRIALE " B. PASCAL "
P.le
C. Macrelli n. 100 - 47023 CESENA - Forlì -
COMPITO
CANDIDATO_____________________________________________CLASSE .........
A.S. ......../........
DISCIPLINA
ELETTRONICA
1) Descrivere il funzionamento di un circuito antirimbalzo con operatori NOR. Fare
temporizzazione e schema quindi sintetica descrizione
Nei punti di contatto dell’interruttore, durante l’apertura e la chiusura, si verificano dei
rimbalzi che vengono eliminati mediante l’utilizzo di un lacth SR Nor.
63
2) Analizzare le tempistiche di funzionamento del circuito seguente
CK
t
Q0
t
Q1
t
3) Descrivere le differenze fra i due circuiti riportati
R
R
R
2R
R
R
Non ci sono differenze nei due circuiti sopra riportati
4) Descrivere il funzionamento di un FF-JK e ricavare l’equazione dell’uscita Qn+1
J
X
X
x
0
0
1
1
K CK Q n+1
X 0
Qn
X 1
Qn
X ↓
Qn
0 ↑
Qn
1 ↑
0
0 ↑
1
↑
1
/Q n
JK
Qn
0
1
0 0
0
1
Q
0 1
0
0
n+1
= /Qn Jn + Qn /Kn
1
1
1
0
1
0
1
1
J
Q
K
Q
CLK
64
ISTITUTO TECNICO INDUSTRIALE " B. PASCAL "
P.le
C. Macrelli n. 100 - 47023 CESENA - Forlì -
COMPITO
CANDIDATO_____________________________________________CLASSE .........
A.S. ......../........
DISCIPLINA
ELETTRONICA
1) Studiare le temporizzazioni del seguente circuito
Q0
I
J
K
CK
CLK
Q
Q
Q1
J
K
CLK
Q
Q
Q2
J
K
CLK
Q
Q
CK
t
I
t
Q0
Q1
t
t
Q2
2) Ricavare l’equazione di funzionamento del precedente circuito
Q0n+1 =/Q0nIn + Q0n/In = Q0n In
Q1n+1 =/Q1nQ0n-1 + Q1n/Q0n-1 = Q1n Q0n-1
Q2n+1 = =/Q2nQ1n-1 + Q2n/Q1n-1 = Q2n Q1n-1
65
3) Descrivere il funzionamento del seguente circuito
4) A cosa servono gli ingressi asincroni in un FF-JK o FF-D
Gli ingressi asincroni soni degli ingressi che permettono di settare e resettare il FF
indipendentemente dall’impulso di clock
66
ISTITUTO TECNICO INDUSTRIALE " B. PASCAL "
P.le
C. Macrelli n. 100 - 47023 CESENA - Forlì -
COMPITO
CANDIDATO_____________________________________________CLASSE .........
A.S. ......../........
DISCIPLINA
ELETTRONICA
1) Progettare un divisore per due con abilitazione (grafo, tabella transizioni, circuito con
FF-D)
Q0n
0
1
Q0
EN
n+1
En 0 1
0 1
1 0
= Q0n
En
D
Q
CLK
Q
Q
2) Progettare un Shift register (SISO) che consenta di introdurre un ritardo di 3 cicli di
clock fra dato d’ingresso e dato di uscita
67
3) Definire:
DECODIFICA: Una decodifica è una rete combinatoria con n ingressi e 2n uscite
mutuamente esclusive fra loro, ciò significa che in corrispondenza di una
combinazione di ingressi risulta attiva una ed una sola uscita.
MULTIPLEXER: Un multiplexer è una rete combinatoria con n ingressi di
selezione, 2n ingressi di dato e una sola uscita. L’uscita assume il valore
dell’ingresso di dato selezionato dagli ingressi di selezione.
ENCODER: Un encoder è una rete combinatoria con n ingressi e m uscite. Ad una
combinazione degli n ingressi corrisponde una ed una sola combinazione delle
uscite.
4) Ricavare le equazioni delle uscite del seguente circuito
Q1
I
Q2
D
Q
D
Q
CLK
Q
CLK
Q
CLOCK
Q1n+1 = In Q2n-2
Q2n+1 =In-1 Q2n-1
68
ISTITUTO TECNICO INDUSTRIALE " B. PASCAL "
P.le
C. Macrelli n. 100 - 47023 CESENA - Forlì -
COMPITO
CANDIDATO_____________________________________________CLASSE .........
A.S. ......../........
DISCIPLINA
ELETTRONICA
1) Progettare un contatore con ingresso S, tale che se S = 0 conta per 4 mentre se S = 1
conta per 2. Progettare con FF-JK.
Q1nQ0n 00 01 11 10
0
1
S
n
S
n
Q1nQ0n 00
11
10
0
1
1
1
n+1
n
J0 = /S + /Q1n
Q1nQ0n 00 01 11
1
0
0
1
-
K0n+1
01
1
1
=1
01 10 00 11
01 00 00 00
n+1
Q1 Q0 n+1
S
n
10
1
1
S
n
-
Q1nQ0n 00
01
11
0
1
0
1
0
0
n+1
n
n
J1 = /S Q0
n
Q1 Q0n 00 01 11
0
1
K1n+1
1
1
n
= S + Q0 n
J
Q
K
Q
10
10
0
1
VCC
S
1
J
Q
K
Q
1
CLK
CLK
CLOCK
Q1
Q2
69
2) Definire il funzionamento di un trigger di schmitt NOT
Il trigger di schimitt viene usato per eliminare gli elementi di incertezza nel riconoscimento
dei segnali (i livelli dei segnali si degradano assumendo valori lontani da quelli nominali, la
forma di questi peggiora in quanto i fronti di salita e discesa diventano lenti e non ben
definiti).
3) Realizzare, con operatori 3 state, un multiplexer con 2 ingressi di selezione e un
ingresso E di abilitazione tale che se E = 0 l’uscita del mux sia ad alta impedenza
A
X
0
0
1
1
Y0
Y1
Y2
Y3
=
=
=
=
B
X
0
1
0
1
E Y0 Y1 Y2 Y3
0 0
0
0
0
1 1
0
0
0
1 0
1
0
0
1 0
0
1
0
1 0
0
0
1
/A /B E
/A B E
A /B E
ABE
70
