Studio e sviluppo di un`elettronica di controllo ed acquisizione per

Università degli studi di Trieste
Facoltà di Ingegneria
Tesi di Laurea in
Elettronica Applicata II
Studio e sviluppo di un’elettronica di
controllo ed acquisizione per un
sistema TDC misto analogico-digitale
Relatore:
Prof. Sergio CARRATO
Laureando : Luca ZANELLA
A.A. 2007 - 2008
Correlatori:
Dott. Giuseppe CAUTERO
Rudi SERGO
Indice presentazione
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Elettra e Laboratorio Strumentazione e Detectors
Misure di interesse e detector utilizzabili
Generica catena di rivelazione ed acquisizione
Stato attuale catena di rivelazione e sue modifiche
Obiettivi della tesi
Risultati ottenuti e conclusioni
Elettra e Sincrotrone Trieste



Elettra: complesso dotato di una sorgente di luce di
terza generazione per esperimenti scientifici rivolti
principalmente allo studio della materia
FEL: Free Electron Laser. Sorgente di quarta
generazione
Laboratorio Strumentazione e Detectors: si occupa di
progettazione e sviluppo di strumentazione elettronica
per beamlines
Misure di interesse

Esperimenti con luce di Sincrotrone: determinare
 Posizione
 Intensità
di un flusso di particelle risultanti da interazione radiazione-materia
RIVELATORE o DETECTOR


Misure Time Resolved
 Time Of Flight (TOF)
 Pump & Probe
Richieste
 Flusso
 Risoluzione
Associare un
tempo all’ evento
Difficilmente
ottenibili con un
solo strumento
Richiesta anche risoluzione
temporale oltre che spaziale
Tipi di detector



CCD
Multianodo
Cross Delay line



Teoria linee di trasmissione: codifica temporale dello spazio
Posizione determinata da intervallo tra Start e Stop → richiesta dei TDC
Elettronica di acquisizione dedicata, solo 2 canali per dimensione
Monodimensionale
Struttura
bidimensionale
Bidimensionale
Cross delay line detector
Esempio di segnali in uscita dalle 4 estremità di un
detector bidimensionale
TDC e metodi di misura per
intervalli temporali

Acronimo di Time to Digital Converter: sistema in
grado di misurare intervalli temporali nel range dei
nanosecondi con elevata risoluzione (dei picosecondi)

Due approcci fondamentali


Analogico: doppia conversione tempo/ampiezza seguita da
conversione A/D
Digitale: misura ritardo di propagazione su porte logiche
Prestazioni molto diverse
Sistema di rivelazione basato su
cross delay line

Schema generale del sistema di rivelazione per
detector a cross delay line
Detector a
Cross delay
line
Pre
amplificatore
CFD
TDC
Gestione
Acquisizione e
Comunicazione
Situazione attuale

Due sistemi basati su TDC in uso distinti


Alta risoluzione
Alto conteggio
Detector
Ampli
Scheda
Sistema Alta
Risoluzione
CFD
TDC
FPGA
Scheda
Acquisizione
PCI
Sistema alta risoluzione

Sistema alta risoluzione:





Analogico
Risoluzione temporale ~14ps
Alto dead time (1.43 μs) o basso count rate (max 700 kcount/s)
Sviluppato da un ente esterno su specifiche del laboratorio
Sistema “integrato” completo di CFD, TDC e comunicazione con PC
Sistema alto conteggio

Sistema alto conteggio:



Basato su TDC-GPX digitali della ACAM
 Risoluzione 27 ps
 RMS elevati
 Frequenza di conteggi alta (2MHz)
CFD, TDC e acquisizione separati
Completamente sviluppato all’interno del laboratorio
FPGA
TDC
CFD
Motivazioni nuovo sistema

Nuove richieste da parte dei fisici:






Limiti tecnici per nuove applicazioni
Avere un unico sistema sia per alta risoluzione che per alto conteggio
Possibilità di configurazione da remoto e di comunicazione col PC
potenziata
Potenza di calcolo maggiore per esperimenti futuri
Possibilità di sfruttare la modalità multi-hit
Volontà di disporre del know-how del sistema analogico
Nuovo sistema
di rivelazione
Soluzione proposta

Sistema misto analogico-digitale: FPGA Motherboard + schede plugin
(analogico e digitale) monodimensionali
TAC
Detector
Ampli
(60dB)
CFD
Scheda FPGA
Motherboard
Scheda PCI
su PC
Ethernet
TDC
1.
2.
3.
4.
Riprogettare l’amplificatore di impulsi
Progettare un sistema analogico totalmente nuovo
Riprogettare (reingegnerizzare) il sistema digitale TDC
Progettare la scheda di interfaccia ed acquisizione
Nuovo Amplificatori di impulsi

Esigenza del loro sviluppo dettata da


Segnali traccia inferiore più attenuati
Detector bidimensionali
Area sensibile del detector maggiore
Amplificazione Maggiore

Specifiche





Guadagno in tensione 60 dB
Banda a -3 dB di ~150 MHz
Non Invertente
Adattamento a 50 Ohm
Ingombri meccanici compatibili con amplificatore vecchio per
poter mettere gli amplificatori in pila
Pulse Amplifier: schema elettrico
Alimentazione
Polarizzazione
SMA e protezione
Filtro
Stadi Amplificatori
Trasformatore
Pulse amplifier
Risposta in frequenza
e dettaglio
Pulse Amplifier
Sistema analogico (TAC)

Specifiche:





risoluzione temporale richiesta di 14ps (calcolati a partire
dalla risoluzione spaziale voluta) → 13 bit richiesti
Frequenza di conteggio 4 MHz (o dead time di 250 ns)
Capacità di gestione di malfunzionamenti (perdita impulsi)
Riconfigurabilità e possibilità di conversione per altre
applicazioni
Compatibilità con la scheda di valutazione dell’ADC della
Linear Technology
Scheda TAC plugin

Tre macroblocchi:

Parte analogica (conversione tempo→ampiezza o livello
tensione)
Sorgente di corrente costante
 Integratore (con buffer)


Parte mixed (conversione A/D)


Parte digitale


ADC (con driver e buffer)
Logica di controllo: crea segnali di comando per l’integratore
Principio di funzionamento:

Si integra la corrente per il tempo da convertire, il quale risulta
espresso dalla tensione raggiunta e convertita in digitale
TAC
SCHEMA A BLOCCHI COMPLETO
Parte analogica
Switch di reset
(negato)
Buffer
Sorgente di
corrente
Prototipo sorgente
di corrente
Switch di
integrazione
o sample
Integratore
Prototipo
integratore
più buffer
Principio di funzionamento
Diagramma di
temporizzazione dei
segnali di comando del
TAC e uscita integratore
Start
Stop
Integrazione
T= tempo da convertire,
intervallo tra Start e Stop
(switch sample)
Reset
Ta=tempo di acquisizione
dei campioni (hold)
Tc=tempo di scarica del
condensatore
Uscita
Integratore
Td=T+Ta+Tc
Dead Time
T
Ta
Tc
Tac: Esempio Integratore
Segnale di
integrazione (sample)
Reset
(negato)
Tensione in
uscita
integratore
Parte Mixed (conversione A/D)

Convertitore A/D:

LTC2208 Linear Technology
16 bit
 130 Msps
 LVDS
 13 ENOB




Driver ADC
Buffer/Ripetitori di uscita LVDS
Compatibilità con piedinatura scheda di valutazione
della Linear Technology
Parte digitale

Generazione dei segnali di comando per gli interruttori
dell’integratore a partire dagli impulsi di Start e Stop dai CFD

CPLD (Complex Programmable Logic Device)
 Basso costo e buone prestazioni
 Semplicità circuitale
 Permette riconfigurabilità e riutilizzo del circuito in altre applicazioni
(misuratore di carica)
 Permette di implementare una logica di controllo dei
malfunzionamenti e gestione dell’ADC
Altera MAX3000A
Parte digitale

Programmazione

Test effettuati sulla logica di controllo
in Verilog utilizzando Quartus II di Altera
 Modelsim
 Prototipo scheda

Sistema digitale

Schede TDC–plugin riprogettate e reingegnerizzate


Un solo TDC ACAM TDC-GPX per scheda (monodimensionale)
Implementazione della modalità multi-hit
Top Layer
Chip TDC-GPX
della ACAM
Bottom Layer
Connessione
a scheda FPGA
Scheda di interfaccia FPGA
Motherboard

Funzioni che deve svolgere





Gestione ed acquisizione dati da schede TAC
Controllo ed acquisizione dati da schede TDC, configurazione ACAM
Comunicazione con PC tramite PCI
Comunicazione modulare tramite Piggy (Ethernet)
Ingressi di sincronismo (SMA) per esperimenti Time Resolved
Scheda di interfaccia FPGA
Motherboard

Altre richieste
Compatibilità verso il basso (anche software)
 Compatibilità con scheda valutazione dell’ADC della
Linear Technology (anche per debugging)
 Dimensioni fisiche (rack standard 19” 2 unità)
 Rispettare i vincoli tecnologici impostici dalla ditta
realizzatrice

Scelta FPGA

Specifiche


Tecniche
 Numero alto di IO (270) → FPGA BGA
 Potenza di calcolo, quantità di logica e memoria maggiore del
sistema attuale
 Supporto per standard di comunicazione LVDS, LVTTL
 Consumi bassi
Altre considerazioni
 Conoscenza dell’hardware e del software di sviluppo
 Disponibilità
FPGA Altera Cyclone II EP2C35F484C7N
BGA a 484 pin
Scheda di interfaccia FPGA
Motherboard

Specifiche tecniche adottate e vincoli ditta realizzatrice e di costi
 8 layer
 Spessore Cu 17 μm (= 0.7 mils )
 Traccia minima 127 μm (=5 mils)
 Via con foro minimo di 220 μm (=8 mils) ed annular ring di 177 μm (=7
mils)
 Via di tipo passante e ciechi
 Componenti di dimensioni minime 0402 (1mm x 0.5 mm) per evitare
problemi di montaggio
Criticità e difficoltà incontrare

Criticità








Prima scheda con componente BGA del laboratorio
Numero di layer elevato (primo 8 strati del laboratorio)
Numero di linee elevato e di pin FPGA
Componenti con footprint ridotto
Impossibilità di realizzare un prototipo su fresa e quindi di test
Impossibilità di accedere alle pad del BGA per test
Costi
Difficoltà incontrate



Escape routing da FPGA BGA
Routing piste LVDS
Terminazioni LVDS
Scheda FPGA Motherboard
Escape Routing
sotto FPGA
Escape Routing e
pad FPGA
Banchi FPGA
Piste e terminazioni
LVDS
FPGA Motherboard (Top)
Connettore
alimentazione
Scheda espansione
(Contatore,RAM)
LED
Piste LVDS
Connettore
SCSI III per
comunicazione
con scheda PCI
FPGA
SMA per
sincronismi
Testpoint
Connettori schede
TAC X e Y
Configurazione FPGA
Connettori per schede
TDC X e Y
Modulo
Ethernet
Piggy
FPGA Motherboard (Bottom)
Alimentazioni
Clock FPGA
Condensatori di
bypass
per FPGA
EEPROM per
FPGA
Piste LVDS
Risultati – test effettuati


Test elettrici sulla scheda richiesti su specifiche nostre
alla ditta (verifica ad aghi e impedenza)
Primi test svolti




Programmazione FPGA tramite JTAG e Active Serial
Funzionamento delle varie connessioni (connettori e piste
LVDS, linee SMA, clock interno, ecc)
Comunicazione col PC tramite Ethernet
(trasmissione/ricezione)
Test con scheda di valutazione della Linear Technology

Test completo di acquisizione da ADC, memorizzazione in
RAM della FPGA, trasmissione dati verso PC
Risultati – test effettuati
Banco di prova con scheda di valutazione
Esempio di acquisizione forma
della Linear Technology
d’onda con
USB Blaster
Software LabVIEW
per programmazione
Capacità della scheda di
acquisire dati a 120 MHz
Costi di sviluppo

Costi approssimativi

Prototipazione e produzione stampato (5 pezzi)



Componenti





200 € per scheda
Montaggio componenti


Costi fissi: 840 €
Costo scheda: 418 €
Costi fissi (programmazione macchine ecc): 700€
Costi scheda: 180€
Totale: circa 5500€
Grande attenzione alla progettazione ed al layout visti i costi
elevati
Costi giustificati da utilizzo attuale e futuro della scheda e per
esperienza acquisita nel layout di BGA e 8 strati
Utilizzi attuali e futuri

Utilizzi attuali




Nuova scheda gestione ed acquisizione per sistemi TDC
Alternativa a scheda DC890B di Linear Technology come
interfaccia per evaluation board dell’ADC della Linear
Technology
LLRF (Low Level RF): scheda di test parte Verilog più base
di partenza per scheda finale
Sviluppi futuri


Programmazione della FPGA da remoto (Ethernet)
Sistema multicanale
Conclusioni



L’amplificatore realizzato risponde alle caratteristiche
richieste e rispetta le specifiche imposte. È attualmente
presente nel catalogo prodotti di Elettra per la sua
commercializzazione
La scheda TAC non è ancora disponibile nella sua
versione finale. I test finora effettuati indicano che il
sistema rispetta le specifiche imposte, potrà funzionare
anche come amperometro
La scheda FPGA Motherboard realizzata è stata testata
in tutte le sue parti con successo. Sono attualmente in
corso ulteriori test. Viste le prestazioni e la versatilità è
utilizzabile come scheda general purpose