ds - Aracne editrice

A09
77/2
Giuseppe Ferri
Nicola Carlo Guerrini
Microelettronica analogica
Lucidi ed esercitazioni
Copyright © MMVII
ARACNE editrice S.r.l.
www.aracneeditrice.it
[email protected]
via Raffaele Garofalo, 133 A/B
00173 Roma
(06) 93781065
ISBN
978-88–548–0970-3
I diritti di traduzione, di memorizzazione elettronica,
di riproduzione e di adattamento anche parziale,
con qualsiasi mezzo, sono riservati per tutti i Paesi.
Non sono assolutamente consentite le fotocopie
senza il permesso scritto dell’Editore.
I edizione: gennaio 2005
II edizione: gennaio 2007
Prefazione
Questo libro è costituito dalla raccolta dei lucidi proiettati a lezione
e dalle esercitazioni SPICE relative al Corso di Microelettronica
(Nuovo Ordinamento, a partire dall’a.a. 2004-2005), tenuto presso la
Facoltà di Ingegneria dell’Università di L’Aquila.
Esso è affiancato da un testo di riferimento, dal titolo
“Microelettronica Analogica”, degli stessi Autori, nato dall’esigenza di
fornire in italiano un libro di testo per le lezioni di Microelettronica.
Gli argomenti trattati infatti provengono da diverse fonti o articoli,
ovviamente in lingua inglese, nonché dall’esperienza diretta di ricerca
degli Autori.
Indice
Prefazione................................................................................. iii
1
Il transistor MOS....................................................................
3
2
Processi CMOS........................................................................ 19
3
Disegno su silicio (layout) e latch-up.................................... 43
4
Integrazione su silicio di componenti elettronici.................. 59
5
I principali blocchi analogici in tensione............................... 69
6
Riferimenti di corrente e tensione......................................... 87
7
Progetto di amplificatori a transconduttanza (OTA).......... 97
8
L’approccio current-mode..................................................... 109
9
Progettazione a bassa tensione (Low Voltage)..................... 127
10 Compensazione in frequenza per circuiti low-voltage......... 149
11 Progettazione a bassa potenza (Low Power)........................ 157
12 Introduzione a SPICE – BSIM 3v3........................................ 169
13 Esercitazioni SPICE................................................................ 183
14 Bibliografia.............................................................................. 199
LUCIDI
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
Il Transistor MOS
3
Il transistor MOS
MOS Transistor
Il presente corso di Microelettronica è basato sulla progettazione
analogica di circuiti integrati.
La tecnologia attualmente usata in tal senso è la CMOS (MOS
complementare), costituita da transistor ad effetto di campo
a canale n (nMOS) e a canale p (pMOS).
Perche’ la tecnologia a MOS si preferisce a quella a BJT ?
1)
Tensioni di soglia minori (0.45-0.5 V anziché 0.6 V)
2)
Controllo della corrente di uscita attraverso la tensione di
ingresso e non tramite la corrente di ingresso
3) Progettazione con più gradi di libertà (manca corrente di gate)
4) Costi inferiori
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MOS Transistor
Classificazione dei materiali
Semiconduttori, metalli, isolanti : distinguibili in base alla
resistività U (nei semiconduttori 10-2<U6 :cm, negli isolanti
è maggiore di 6 :cm mentre nei metalli è inferiore a 10-2 :
cm).
Strutture a bande dei solidi
Livelli di Fermi ed
energy gap : nel silicio :
Eg = 1.2 eV
EC
EFi
Eg
EV
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4
Lucidi di Microelettronica Analogica
MOS Transistor
Drogaggio : (a) tipo n ; (b) tipo p
EC
EC
EF
EF
EV
(a)
EV
(b)
Statistica di Fermi Dirac : indica la
probabilità di occupazione dei livelli di energia
F (E )
:
1
1 e E E F KT
dove EF è il livello di Fermi.
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MOS Transistor
Funzione di distribuzione di Fermi-Dirac
per tre diverse temperature:
F(E)
T1
1
A T= 0 K vale sempre 0.5.
1/2
T2>T1
Al valore di Fermi : F(EF) = 1/2
T=0
EF
E
Se il livello di Fermi è al centro dell’energy gap,
il materiale è intrinseco e la concentrazione
di elettroni e lacune è uguale: n=p=ni
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5
Il transistor MOS
MOS Transistor
ni dipende fortemente dalla temperatura.
Per il silicio si ha : ni= 3.954· 1016 T3/2 e-1.21q/2KT
A temperatura ambiente (300 K): ni=1.42 · 1010 cm-3
n # ND per drogaggi di tipo n
p # NA per drogaggi di tipo p
Legge di azione di massa: n·p=ni2
Il livello di Fermi è spostato verso l’alto (n) o il basso (p),
rispetto al livello intrinseco, della quantità :
IF
KT
ND
ln
q
ni
KT
n
ln i
q
NA
IF
caso n
caso p
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MOS Transistor
Proprietà del silicio
Orientamento cristallografico: <100> o <111>
Proprietà
Valore
Unità di misura
Densità atomica
5 1022
atomi/cm3
Densità
2.330
g/cm3
g/mole
Peso atomico
28.1
Costante reticolare
0.543
nm
Conducibilità termica
1.41
:/cm°C
Resistività intrinseca (300°K)
2.5 105
:cm
Costante dielettrica relativa, Hr
11.9
-
Costante dielettrica assoluta, H0
8.854
10-14
F/cm
[ref. 1]
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6
Lucidi di Microelettronica Analogica
MOS Transistor
Conduttività
V= Vn+ Vp = q(nPn+pPp)
A temperatura ambiente:
da cui :
n # ND
per drogaggio di tipo n
p # NA
per drogaggio di tipo p
V = q ND Pn
per drogaggio di tipo n
V = q NA Pp
per drogaggio di tipo p
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MOS Transistor
Mobilità di elettroni e lacune (sinistra)
e resistività (destra) in funzione
del drogaggio (a T ambiente)
[ref. 1]
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7
Il transistor MOS
MOS Transistor
nMOS :
schema
[ref. 2]
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MOS Transistor
nMOS: sezione verticale
[ref. 2]
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8
Lucidi di Microelettronica Analogica
MOS Transistor
Tensione di soglia
La tensione di soglia è la tensione che occorre fornire al gate per
formare un canale di conduzione tra il source e il drain. Il canale di
conduzione si forma in condizione di strong inversion .
Eg
Q QIMP J V 2I dove J
IFS SS
sb
FS
Cox
2q
VTh
2qHN A
Cox
J = coefficiente di effetto body, Eg = energy gap, q = carica
dell’elettrone, Cox = Hox/tox = capacità dell’ossido per unità di
area, QIMP = carica degli ioni impiantati, Qss = carica
intrappolata all’interfaccia ossido-semiconduttore,
)FS = potenziale di superficie.
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MOS Transistor
Tensione di soglia
Nella maggior parte delle applicazioni, il body è collegato al
source e quindi Vsb = 0. Di conseguenza la VTh è pari a:
VDD
VTh ,0
Eg
2q
IFS QSS QIMP J
Cox
2IFS
M2
VB
Nel cascode la tensione di soglia di
VIN
M2 è leggermente maggiore di quella
di M1 (effetto body).
Æ
M1
VSS
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9
Il transistor MOS
MOS Transistor
Caratteristica mutua
ID
Strong inversion
Weak
inversion
VTH
Weak inversion : VGS # VTH ;
VGS
Strong inversion : VGS > VTH
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MOS Transistor
Caratteristica di uscita
ID
Regione
lineare
Regione di
saturazione
Regione di
debole inversione
VDS
– Regione di weak inversion (debole inversione): VGS | VTh
– Regione lineare (o di triodo): bassi VDS
– Regione di saturazione: VGS > VTh ; Vdsat = VGS-VTh
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10
Lucidi di Microelettronica Analogica
MOS Transistor
Regione di WEAK INVERSION
(anche detta sotto-soglia)
Relazione esponenziale tra
corrente di drain e tensione di gate
(analogie col caso bipolare) :
Id
Id0 e
qV g nKT
e qV b
nKT
>1 e
qV ds KT
@
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MOS Transistor
Regione LINEARE o di TRIODO
Id
1 2º
§ W ·ª
¸ V gs V Th V ds V ds »
2
¼
© L ¹ «¬
P C ox ¨
Poiché la tensione drain-source è bassa, il termine
quadratico è trascurabile :
Id
§W ·
¸ V gs V Th V ds
© L ¹
P C ox ¨
Attenzione : la relazione precedente è dunque un’equazione a 5
variabili (Vds, Vgs, Id, W ed L ). In essa perciò ci sono molti gradi
di libertà ma vedremo che si ridurranno in base ad altre
condizioni e comunque è del progettista il compito di fissarli nel
modo migliore.
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11
Il transistor MOS
MOS Transistor
Regione di SATURAZIONE
Lo spessore del canale
all’estremità di drain diminuisce
fino ad annullarsi e si dice che il
canale è in pinch-off
[ref. 1]
(strozzato)
L
2
qN
V ds
V dsat
A
1
W
P C ox
V gs VTh 2
2
L 'L
Id
L
| 1 OVds
L 'L
dove O
H
2
qL N A
|
107
| 0.05 V 1
L NA
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MOS Transistor
Regione di SATURAZIONE
1
1 OVds
|
L 'L
L
Id
e infine si ottiene la ben
nota relazione:
1
W
V gs VTh 2 1 O V ds P C ox
2
L
PCox è spesso simboleggiato con kn (kp) detto parametro di
transconduttanza del processo. Valori di riferimento sono :
tox = 15 nm, Pn = 520 cm2/V2 s, Pp = 180 cm2/V2 s. Dunque:
kn vale circa 108 PA/V2, mentre kp vale 38 PA/V2 .
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12
Lucidi di Microelettronica Analogica
MOS Transistor
Circuito equivalente per piccoli segnali
Cgd
GATE
DRAIN
rd
Cgs
gmvgs
gds
gmbvbs
Cgb
Cdb
Csb
rs
SOURCE
BULK
gm = GID/GVGS
transconduttanza
gds = GID/GVDS conduttanza di uscita
gmb = GID/GVBS transconduttanza di substrato
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MOS Transistor
Transconduttanza (gm)
In weak inversion :
g
In regione lineare :
gm
wI d
w V gs
m
wI d
w V gs
In regione di saturazione si
hanno tre formule alternative:
gm
2Id
V gs V Th
gm
Id
nKT q
μC
gm
ox
§W
¨
© L
wI d
w V gs
·
¸V ds
¹
§W ·
¸ V gs VTh © L ¹
P C ox ¨
§W ·
2PC ox ¨ ¸ I d
©L¹
<--- Questa è la
più usata
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13
Il transistor MOS
MOS Transistor
Conduttanza di uscita (gDS)
In regione lineare :
wI d
w V ds
g ds
§W ·
¸ V gs V Th V ds
© L ¹
P C ox ¨
In saturazione:
g ds
wI d
wVds
1
§W ·
PCox ¨ ¸O Vgs VTh 2 | OI d
2
©L¹
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MOS Transistor
Resistenze viste dai terminali dei MOS
Vista dal drain (resistenza di uscita del
source comune, trascurando il carico):
Vista dal source (resistenza di uscita del
drain comune, trascurando il carico):
ROUT
1
g ds
rds
ROUT |
1
gm
Vista dal gate : infinita
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14
Lucidi di Microelettronica Analogica
MOS Transistor
Resistenze viste nella configurazione a diodo
DRAIN
GATE
vgs
gmvgs
rds
SOURCE
i
g m v gs e v
GATE
1/gm
v gs Ÿ req
DRAIN
rds
v
i
GATE
v gs
g m v gs
1
gm
DRAIN
1/gm
SOURCE
SOURCE
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MOS Transistor
Effetto valanga
Per Vds elevati (10 – 15 V), le
cariche mobili nella regione di
svuotamento di drain vengono
accelerate dal campo elettrico
applicato e, attraverso
ionizzazione per impatto, creano
coppie elettrone-lacuna. Si avrà
allora un aumento sia della
corrente di drain che di quella di
substrato.
[Ref. 1]
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15
Il transistor MOS
MOS Transistor
Effetto valanga
Conseguenze:
La corrente di substrato può
contribuire al fenomeno del
latch-up.
Il rumore del dispositivo aumenta.
[Ref. 1]
L’impedenza d’uscita diminuisce,
poiché aumenta gds.
I portatori di carica possono
essere intrappolati nell’ossido con
un conseguente aumento della
tensione di soglia.
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Capacità parassite
MOS Transistor
In regione lineare:
[Ref.1]
In saturazione:
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16
Lucidi di Microelettronica Analogica
MOS Transistor
Rumore termico
Vn2,T
'f
2
1
4 KT
Ÿ Vn2,T
3
gm
2 KT
4
'f
3 gm
su una banda f
Per ridurre questo rumore bisogna :
aumentare il rapporto W/L
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MOS Transistor
Rumore flicker
Vn2,1 f
'f
Kf
1
P f Cox WL
D
Per ridurre questo tipo di rumore bisogna:
· Avere un prodotto WL il più grande possibile.
· Usare ossido sottile.
· Usare tecnologia “pulita”.
· Tentare di usare canali sepolti.
· Usare dispositivi aventi il Kf minore.
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17
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
Processi CMOS
19
Processi CMOS
CMOS processes
Il silicio puro o intrinseco, come detto, presenta le
caratteristiche di un semiconduttore, ma la sua conducibilità
può variare anche di molti ordini di grandezza, se esso viene
drogato attraverso l’introduzione di impurità nel suo reticolo
cristallino.
E’ stato così possibile, nel corso degli anni, realizzare diversi
dispositivi basati sul silicio come semiconduttore, mentre le
tecniche di processing del silicio si sono evolute verso soluzioni
sempre più sofisticate in modo da realizzare giunzioni e
dispositivi con caratteristiche sempre migliori.
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CMOS processes
REALIZZAZIONE DEL WAFER MONOCRISTALLINO DI
SILICIO (metodo CZ)
Un nucleo di
cristallizzazione è
accresciuto in un
cristallo di silicio
mentre è tirato verso
l’alto, alla velocità di
circa 5 cm/h, da una
colata di silicio
purissimo.
[Ref.3]
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20
Lucidi di Microelettronica Analogica
CMOS processes
Le impurità vengono aggiunte alla fusione, in quantità
controllata, in modo da ottenere un cristallo con
determinate proprietà. L’orientamento è determinato dal
cristallo originario che viene inizialmente inserito per la
fusione. Quest’ultima è depositata in un crogiolo di quarzo,
ricoperto da un radiatore di grafite.
La grafite è riscaldata attraverso induzione RF e la
temperatura è mantenuta a circa 1425°C, ossia qualche
grado in più rispetto al punto di fusione del silicio. Il silicio
viene introdotto verticalmente e fatto ruotare lentamente,
quindi viene raffreddato fino ad assumere la forma
monocristallina; in ultimo viene tagliato con lame di
diamante.
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CMOS processes
Quindi ciascuna fetta viene lappata con polvere di
allumina (Al2O3), trattata con attacco chimico per
rimuovere i danni meccanici e infine di nuovo
lappata con particelle sferiche di SiO2 in NaOH.
Fetta o wafer di silicio:
diametro = 50-250 mm, spessore = 0.25-1 mm.
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21
Processi CMOS
CMOS processes
PROCESSI TECNOLOGICI SU SILICIO
L’ossidazione termica consente la realizzazione di ossido di
silicio (SiO2) tramite reazione di un gas ossidante a contatto
con una superficie calda di silicio.
Tale processo avviene riscaldando le fette di silicio in un
ambiente di atmosfera ossidata dove è presente ossigeno o
vapore d’acqua e può avvenire in due modalità:
Ossidazione umida (wet): rapida, in atmosfera con acqua, a
circa 1000°C, secondo la reazione: Si+2H2OoSiO2+ 2H2.
Ossidazione secca (dry) : più lenta, in atmosfera con
ossigeno, a circa 1200°C, secondo la reazione:Si+O2oSiO2.
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CMOS processes
PROCESSI TECNOLOGICI SU SILICIO
L’ossidazione secca fornisce ossidi di migliore qualità per
densità, tensione di rottura e proprietà elettriche
dell’interfaccia silicio-ossido e quindi è usato per la
fabbricazione dei gate nei MOSFET.
L’ossidazione umida invece è più usata nell’ambito della
protezione di strati.
Lo strato finale di ossido di silicio cresce verticalmente in
entrambe le direzioni in modo abbastanza simile. Nel CMOS
tale ossido rappresenta l’ossido di campo (field oxide), che
cresce in prossimità di source e drain separandoli dai CMOS
vicini. Si noti che durante il processo di formazione
dell’ossido lo spessore del silicio si riduce di circa 0.4 volte
quello dell’ossido che si è formato.
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22
Lucidi di Microelettronica Analogica
CMOS processes
PROCESSI TECNOLOGICI SU SILICIO
Vediamo ora i processi tecnologici che permettono di
realizzare semiconduttori drogati.
L’epitassia consiste nella crescita di uno strato sottile
monocristallino (detto appunto strato epitassiale) sullo
stesso silicio monocristallino, sottoposto ad alte
temperature ed a sorgenti di materiale drogante.
L’impiantazione ionica consente l’inserimento, sotto vuoto e
a bassa temperatura, di atomi donatori o accettori ad alta
energia nel substrato. I danni al reticolo cristallino che tale
processo può provocare sono eliminabili attraverso ricottura
(annealing) a temperature di 700-1000 °C.
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CMOS processes
PROCESSI TECNOLOGICI SU SILICIO
Invece la diffusione avviene in forno e a temperature più
alte (superiori ad 800°C): in questo caso, seguendo la legge
di Fick, le impurità tendono a diffondersi nelle regioni a più
bassa concentrazione.
La deposizione consiste nel far evaporare materiale
drogante sulla superficie del silicio, in modo che, dopo un
ciclo termico, tali impurità possano raggiungere il substrato.
Essa avviene solitamente per evaporazione chimica (CVD =
Chemical Vapour Deposition) e in una delle seguenti tre
forme: 1) a pressione atmosferica (APCVD = Atmospheric
Pressure CVD); 2) a bassa pressione (LPCVD = Low Pressure
CVD); 3) assistita da un plasma (PECVD = Plasma Enhanced
CVD).
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23
Processi CMOS
CMOS processes
PROCESSI TECNOLOGICI SU SILICIO
APCVD : vantaggio: bassa temperatura di deposizione. La
scarsa resistenza a contaminanti esterni è eliminabile
attraverso ricottura (annealing), a circa 600-800 °C.
LPCVD : per la deposizione di strati sottili di polisilicio e
nitruro di silicio (Si3N4), quest’ultimo utilizzato in
micromachining (microlavorazione) del silicio.
PECVD: utilizza basse temperature di deposizione (300°C), è
usato per realizzare gli strati finali di passivazione.
I metalli possono essere deposti attraverso CVD o PVD
(Physical Vapour Deposition): in quest’ultimo caso si
utilizzano processi di evaporazione (tipicamente sotto vuoto)
e sputtering (“spruzzamento” di ioni, in presenza di un forte
campo elettrico, DC o RF).
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CMOS processes
PROCESSI TECNOLOGICI SU SILICIO
Le tecniche descritte consentono una buona costruzione di
transistor e altre strutture di interesse solo se unite
all’abilità di controllare dove e quante impurità vengono
introdotte.
Il numero di impurità introdotte dipende dall’energia e dal
tempo di attacco per l’impiantazione ionica e anche dalla
temperatura per la diffusione. La possibilità di controllare la
direzione delle impurità dipende invece dalla capacità di
fare buone maschere (che selezionano le aree di interesse)
in processi di tipo litografico.
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24
Lucidi di Microelettronica Analogica
CMOS processes
PROCESSI TECNOLOGICI SU SILICIO
L’impiantazione ionica non fa uso di maschere, al contrario
degli altri processi in cui la diffusione è selettiva. I
materiali isolanti comunemente usati come maschere sono:
fotoresist, polisilicio, diossido di silicio (Si O2) e nitrato di
silicio (Si N).
Il fotoresist (PR) è un materiale organico fotosensibile che
può essere polimerizzato dalla luce ultravioletta (UV). Le
aree polimerizzate possono essere così rimosse con un
solvente organico: in questo caso si parla di PR positivo.
Invece si parla di PR negativo quando le zone PR non esposte
a raggi UV vengono dissolte dal solvente.
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CMOS processes
LITOGRAFIA
Dal greco : scrittura su pietra.
Nel contesto microelettronico essa rappresenta un particolare
procedimento con cui possono essere predisposti su opportuni
substrati, con o senza l’ausilio di sostanze polimeriche (resist),
delle scanalature che sono alla base della generazione dei percorsi
circuitali. In presenza di resist (di gran lunga la soluzione più
usata) è prevista la deposizione e la selettiva rimozione di film di
ossido, metallo o altro materiale su wafer di silicio. La rimozione
avviene mediante incisione (etching) dello strato, a secco o
tramite acido (etching chimico). La litografia che usa PR prende il
nome di fotolitografia.
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25
Processi CMOS
CMOS processes
TIPI DI LITOGRAFIA
Litografia ottica,
che consiste nell’esporre alla luce, attraverso una maschera che
contiene l’informazione dei pattern circuitali, un substrato
ricoperto di PR.
Tale litografia si effettua in tre possibili modalità: a) a contatto,
b) a prossimità, c) a proiezione.
Nel primo caso si hanno ottime risoluzioni (500 nm), ma è
presente il serio problema di avere superfici sempre
estremamente pulite.
La seconda soluzione, in cui la maschera è messa più distante
(decine di micron) dal PR, riduce la possibilità di danneggiamento
della maschera.
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CMOS processes
TIPI DI LITOGRAFIA
Tale eventualità viene completamente esclusa con la tecnica a
proiezione (che però è più complicata dal punto di vista
strutturale).
In generale la litografia ottica è particolarmente valida se si
pensa che essa rappresenta un processo di trasferimento
dell’informazione di tipo parallelo (come del resto quella a raggi X)
e quindi consente la produzione contemporanea e la replica in
massa su più chip di percorsi anche ad elevata densità.
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26
Lucidi di Microelettronica Analogica
CMOS processes
TIPI DI LITOGRAFIA
Litografia a fascio elettronico (EBL=Electron Beam Litography),
particolarmente sofisticata, con la quale un fascio di elettroni
opportunamente focalizzato è usato per disegnare direttamente
sul PR o creare maschere ad alta definizione.
Tale tecnica ha le seguenti caratteristiche positive: elevata
risoluzione, ottima allineabilità, pattern derivabili da dati digitali,
ottimo controllo di dose ed energia, assenza di maschere.
I problemi nascono da limitazioni economiche e limitazioni fisiche
come: scattering degli elettroni (diffusione all’indietro o backscattering e creazione di elettroni secondari), necessità di
operare sotto vuoto, bassa velocità di scrittura.
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CMOS processes
TIPI DI LITOGRAFIA
Litografia a fascio ionico (IBL = Ion Beam Litography),
con cui un fascio accelerato e focalizzato di ioni H+ o He++ (aventi
alta energia, circa 1000 eV) viene mandato sul bersaglio (pattern).
Ha una risoluzione superiore all’EBL e interessanti sviluppi nelle
riparazioni di maschere, deposizione di ioni e drogaggio locale di
semiconduttori.
E’ una tecnica molto utile per la fabbricazione di dispositivi con
dettagli sub-micrometrici, anche se c’è difficoltà nel reperire
sorgenti capaci di fornire un adeguato flusso ionico.
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27
Processi CMOS
CMOS processes
TIPI DI LITOGRAFIA
Litografia a raggi X (XRL = X Ray Lithography),
in cui l’uso di particelle non cariche consente di evitare il vuoto e
di operare su vaste aree, con bassi tempi di esposizione ed elevata
risoluzione spaziale (150 Angstrom), anche se con problemi di
divergenza del fascio e alti costi della sorgente.
L’immagine è trasferita facendo uso di raggi X (lunghezze d’onda
pari a 2-20 Angstrom).
Le maggiori difficoltà riguardano lo sviluppo di adeguate lenti per
la riduzione delle immagini.
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CMOS processes
TIPI DI LITOGRAFIA
Nanolitografia,
una tecnica moderna in cui l’uso della microscopia a forza atomica
o ad effetto tunnel consente la manipolazione di atomi,
l’accrescimento di ossidi, la scrittura su opportuni PR e
l’immagazzinamento di dati ad alta densità.
Tale tecnica è usatissima in micromachining (microlavorazione del
silicio), infatti si ottengono risoluzioni inferiori a 10 nm.
Tale tecnica tuttavia non può essere impiegata nei sistemi VLSI,
ma può tornare molto utile a livello di ricerca su singoli prototipi o
su un basso numero di dispositivi e dunque non va vista come
tecnica competitiva o alternativa a quelle tradizionali.
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28
Lucidi di Microelettronica Analogica
CMOS processes
PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS
Il silicio da utilizzare nei dispositivi microelettronici può essere
accresciuto non solo in forma monocristallina (metodo CZ) ma
anche policristallina e allora viene detto polisilicio.
Esso è usato nelle interconnessioni e
nell’implementazione dell’elettrodo di gate (G) in un transistor
MOS. La sua caratteristica principale consiste nella possibilità
di essere usata come maschera per la definizione precisa degli
elettrodi di source (S) e drain (D), ottenuta con bassa
sovrapposizione G-S e G-D. Il polisilicio si forma depositando
silicio sul proprio ossido o su altre superfici. Nel caso del gate
del MOS, esso è depositato sull’isolamento del gate stesso. Se
non è drogato, il polisilicio ha alta resistività e quindi può essere
usato per implementare resistenze nelle memorie statiche.
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CMOS processes
PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS
[Ref.3]
(a) sviluppo dello strato di ossido di silicio su un substrato
di tipo p
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29
Processi CMOS
CMOS processes
PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS
[Ref.3]
(b) su tutta la superficie si accresce uno strato sottile di
ossido (100-300 Angstrom), chiamato ossido sottile o di gate.
Per isolare i transistor invece si usa l’ossido di campo (field
oxide).
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CMOS processes
PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS
[Ref.3]
(c) sulla zona di interesse si deposita il polisilicio, di spessore
tra 0.5 e 2 Pm.
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30
Lucidi di Microelettronica Analogica
CMOS processes
PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS
[Ref.3]
(d) si impiantano o si diffondono le zone n+ che formeranno
drain e source, di profondità di almeno 1 P
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CMOS processes
PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS
[Ref.3]
(e) si ricopre la struttura con ossido di silicio per
deposizione
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31
Processi CMOS
CMOS processes
PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS
[Ref.3]
(f) si inseriscono per evaporazione i contatti di alluminio per D
e S. Eventuali altre connessioni sono inseribili insieme a strati
di ossido, metallizzazioni e buchi per contatti (contact holes).
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CMOS processes
LA TECNOLOGIA CMOS
La tecnologia CMOS (Complementary Metal Oxide
Silicon) è oggi giorno riconosciuta universalmente come
la tecnologia principe dei sistemi a larghissima scala di
integrazione. Infatti essa fornisce una bassa potenza
statica e un ridotto prodotto potenza-ritardo rispetto
alle altre tecnologie come bipolare, nMOS, GaAs, ecc..
Relativamente alla tecnologia CMOS, quattro processi
sono predominanti: n-well, p-well, twin-tub e il processo
silicon-on-insulator.
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32
Lucidi di Microelettronica Analogica
Maschere di layout
CMOS processes
[Ref.3]
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CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(a) La prima maschera definisce il pozzo di tipo n, realizzato
per impiantazione ionica o deposizione e diffusione. Qui
verranno diffuse le zone D e S di tipo p.
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33
Processi CMOS
CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(b) definizione delle aree in cui verranno implementati il gate
dei transistor e le diffusioni di tipo n e p per le regioni D e S.
In alcune zone selezionate dalle maschere sono accresciuti
SiO2 ed una ricopertura di Si N.
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CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(c) viene completato l’impianto del canale p attraverso
l’inserimento di impurità di boro. Questo, insieme con l’ossido di
campo, isola drain e source di transistor complementari.
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Lucidi di Microelettronica Analogica
CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(d) viene inserito l’ossido di campo nelle aree in cui non c’è Si N
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CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(e) una maschera a forma di U rovesciata consente la
definizione del gate di polisilicio
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35
Processi CMOS
CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(f) Attraverso una maschera n+, si possono ora implementare
le due zone n+ nel substrato di tipo p che serviranno a
formare il canale n.
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CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(g) Questo passo di processo, realizzabile attraverso un
impianto leggero o più pesante, consente di ridurre l’effetto
degli hot electrons.
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36
Lucidi di Microelettronica Analogica
CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(h) Questo passo è complementare rispetto al passo (f) e
riguarda l’inserimento delle zone drogate p+ nel pozzo di tipo
n (attraverso una maschera p+). Quindi la superficie del chip
viene ricoperta con ossido di silicio.
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CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(i) Vengono a questo punto definiti i contatti, attraverso
nuove maschere e a seguito di etching dell’ossido.
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37
Processi CMOS
CMOS processes
PROCESSO CMOS N-WELL
[Ref.3]
(j) metallizzazione della superficie e rimozione selettiva,
sempre tramite etching, delle zone opportune per le
interconnessioni. Come passo finale, il silicio viene “passivato”
(cioè isolato da contaminanti) e vengono create le aperture
per i fili che verranno portati all’esterno.
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CMOS processes
INVERTER CMOS: (a) circuito; (b) layout
[Ref.3]
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38
Lucidi di Microelettronica Analogica
CMOS processes
INVERTER CMOS : sezioni
[Ref.3]
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CMOS processes
Sezione verticale (a) e layout (b) dei contatti di
substrato e di pozzo nel processo n-well
[Ref.3]
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39
Processi CMOS
CMOS processes
IL PROCESSO CMOS P-WELL
Il processo n-well, basato su un substrato di tipo p in cui
viene formato il pozzo di tipo n, è diventato molto
importante negli ultimi anni. All’inizio, invece, il processo
più usato era il p-well. Quest’ultimo processo ha passi di
fabbricazioni complementari a quelli di un n-well e dunque
si parte da un substrato di tipo n su cui viene impiantato
un pozzo di tipo p.
Oggi i processi p-well si preferiscono solo quando si
vogliono caratteristiche dei pMOS e nMOS il più possibile
simili. Infatti i processi p-well hanno per loro natura
dispositivi migliori di tipo p che però in generale hanno
caratteristiche di conduzione peggiori. Ciò riequilibra
perciò le differenze e rende molto simili i transistor a
canale n e quelli a canale p.
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CMOS processes
IL PROCESSO CMOS TWIN-WELL o TWIN-TUB
Questo processo fornisce le basi per la “separazione”
delle caratteristiche (tensione di soglia, effetto body,
guadagno) di transistori a canale n e a canale p. In tale
processo esse possono essere infatti ottimizzate
indipendentemente le une dalle altre.
Di solito il materiale di partenza è un substrato di tipo n+
o p+ su cui è accresciuto uno strato epitassiale
leggermente drogato, per protezione contro il latch-up. I
passi di processo sono simili al caso del processo n-well
tranne che per la formazione del “tub” dove sono utilizzati
sia il pozzo di tipo p che quello di tipo n.
Il processo consente quindi l’ottimizzazione separata dei
pozzi e di conseguenza la possibilità di bilanciare le
prestazioni di nMOS e pMOS.
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40
Lucidi di Microelettronica Analogica
CMOS processes
IL PROCESSO CMOS TWIN-WELL o TWIN-TUB
[Ref.3]
Layout (a) e sezione verticale (b) di un processo CMOS twin-tub.
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CMOS processes
Miglioramenti al processo CMOS:
IL PROCESSO SOI
Attraverso l’implementazione di più livelli di metal (anche 5
diversi) e di poly (2 o 3) e loro combinazioni, si possono
effettuare dei miglioramenti del processo CMOS. In
particolare, si può aumentare il routing dei circuiti, avere
capacità di alta qualità e resistenze di caratteristiche variabili.
In tempi più recenti anche la tecnologia silicon-on-insulator
(SOI) ha aiutato il superamento di alcuni problemi tipici del
CMOS, in particolare velocità e latch-up.
Nel processo SOI un film sottile di silicio monocristallino è
accresciuto in modo epitassiale su un isolante.
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41
Processi CMOS
CMOS processes
IL PROCESSO SOI
I suoi potenziali vantaggi sono: più compatto impacchettamento
dei transistor a canale p e n (per l’assenza di pozzi),
superamento del problema del latch-up (grazie all’isolamento dei
transistor), minori capacità parassite (e quindi circuiti più
veloci), assenza di campo inverso (per opera dell’isolamento del
substrato), assenza di effetto body (non essendoci un
substrato conduttore).
Gli svantaggi sono: minore protezione in ingresso (per l’assenza
di diodi di substrato), strutture I/O più larghe (perché si hanno
minori guadagni) e presenza di capacità di accoppiamento tra i
fili. Inoltre bisogna dire che non tutte le compagnie
microelettroniche dispongono di questo processo, in quanto più
costoso del tradizionale processo CMOS.
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42
Corso di Microelettronica
Prof. Giuseppe Ferri
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Disegno su silicio
(layout) e latch-up
43
Disegno su silicio
Layout Techniques
Introduzione
La crescente complessità dei circuiti ha comportato il bisogno di
maggiore aiuto da parte di strumenti software durante le
diverse fasi di progetto.
In particolare in :
•
Progetto
•
Simulazioni
•
Fabbricazione (layout)
•
Test
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Trade-Off (Compromesso)
Layout Techniques
Ogni progetto deve soddisfare diverse specifiche a volte in
contrasto tra loro (prestazioni, costi,…..)
Alcune volte le scelte non sono facili. Deve essere fatto un
compromesso tra opposte specifiche, dando priorità a
quelle più importanti, in ordine gerarchico:
•
Prestazioni (velocità, consumi, funzionalità,
flessibilità)
•
Costi (area di silicio, tecnologia, resa)
•
Tempi di realizzazione
•
Testabilità
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44
Lucidi di Microelettronica Analogica
Layout Techniques
La carta Y
COMPORTAMENTALE
STRUTTURALE
Architatturale
Circuitale
Logico
FISICO
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La carta Y
Layout Techniques
Va innanzi tutto scelto il tipo di approccio al problema. Il punto di
partenza è senz’altro quello di suddividere il problema in più sottoproblemi.
COMPORTAMENTALE (behavioural): descrive come un progetto
dovrebbe rispondere a un insieme dato di sollecitazioni (o ingressi).
Esso viene caratterizzato da tabelle o equazioni booleane.
STRUTTURALE (structural): specifica come i componenti sono tra
loro connessi per realizzare una determinata funzione. In generale è
costituito da una lista di moduli e dalle loro interconnessioni.
FISICO (physical): definisce come una particolare parte del progetto
deve essere implementata per realizzare la funzione voluta. Con
riferimento ai circuiti integrati il livello inferiore è la fotomaschera
del layout.
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45
Disegno su silicio
Layout Techniques
La carta Y
ARCHITETTURALE: è il livello di astrazione più alto. Il progetto
è analizzato a livello generale, di blocchi funzionali.
LOGICO: in questo ambito
specificati a livello logico.
i
blocchi
funzionali
vengono
CIRCUITALE: le topologie circuitali vengono descritte in
dettaglio (almeno a livello di transistor).
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Layout Techniques
Flusso di progetto di un circuito integrato
IDEA
SPECIFICHE
TEST
BackAnnotation
RTL/Logic
(SIMULAZIONE)
TEST
LAYOUT
SILICIO
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46
Lucidi di Microelettronica Analogica
Layout Techniques
Approccio al layout
•
Full-Custom (analogico)
•
Semi-Custom (digitale)
Simulazioni post-layout (back-annotation)
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Layout Techniques
Full-Custom
Un layout full-custom è fatto gerarchicamente, in modo
bottom-up. Non vi sono restrizioni su larghezza, altezza,
W/L,…
Ogni componente è sistemato manualmente in modo da
ottenere le migliori prestazioni.
Questa tecnica consente di ottenere una maggiore
flessibilità e le migliori prestazioni, ma richiede maggior
tempo. Praticamente inutili sono i tool automatici.
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47
Disegno su silicio
Layout Techniques
Semi-Custom
Questa soluzione velocizza il processo di layout. E’ molto
usata per:
•
Standard Cells
•
MPGA
•
FPGA
•
Sea of gates
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Layout Techniques
Layout di Circuiti Analogici
Usare approccio full-custom, anche se più lungo e costoso.
Sistemi automatici per layout analogici (del tipo placing and
routing) non sono ottimizzati.
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48
Lucidi di Microelettronica Analogica
Layout Design Rules
Layout Techniques
Le regole da seguire nella realizzazione del layout (dette design
rules) rappresentano il legame tra il progettista e l’ingegnere
di processo durante la fase di manifattura del chip. In tal
senso, i problemi derivano da limitazioni fisiche e realizzative
quali l’allineamento e le non linearità delle maschere, la
diffusione laterale, l’etching, la risoluzione ottica, la
diffrazione, ecc..
L’obiettivo finale è quello di una elevata resa del prodotto nella
minore area possibile senza compromettere le prestazioni
circuitali. Dunque, le regole di layout rappresentano il migliore
possibile compromesso tra resa e prestazione. Esse sono
fornite dalla fonderia nel cosiddetto design kit. E’
fondamentale ricordare che non rappresentano una limitazione
per il progettista o un confine netto tra la fabbricazione
corretta e non corretta, ma solo una tolleranza che assicura la
più alta probabilità di fabbricazione corretta.
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Layout Design Rules
Layout Techniques
Esse prendono anche il nome di regole lambda (O), un parametro di
riferimento pari alla metà della lunghezza del canale. E’ questa
una convenzione intelligente che consente di esprimere tutti i
parametri fondamentali del dispositivo in termini di O stesso e
quindi di divincolarli numericamente dal particolare processo in
uso. Maggiori dettagli saranno forniti nel prossimo Corso di
Microelettronica.
Si hanno due seguenti regole fondamentali di progetto:
il disallineamento massimo tra due maschere deve essere pari a
1.5 O Di conseguenza, per evitare cortocircuiti, va garantita una
separazione tra le zone di almeno 2 O
la regione attiva deve circondare il contatto per almeno 1 O. Poiché il
peggiore disallineamento è pari a 1.5 Oessendo le regioni di drain
e source circondate per almeno 1 Oè assicurata una
sovrapposizione di almeno 1.5 Olunghezza minima del contatto =
2 O
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49
Disegno su silicio
Verifiche di layout
Layout Techniques
DRC (DESIGN RULES CHECK) : il controllo delle regole di progetto
assicura che il disegno soddisfi le specifiche geometriche imposte
dal processo tecnologico. Il DRC, effettuabile da software,
controlla tutti i pattern del layout e le possibili violazioni delle sue
regole.
ESTRAZIONE DEI PARAMETRI : il programma di estrazione dei
parametri rigenera la lista dei nodi dal layout. La netlist così
prodotta include tutti i parassiti di interconnessione presenti nel
layout e dunque è molto utile per valutare le prestazioni finali del
circuito.
LVS (LAYOUT VS. SCHEMATIC): questo tool di progetto compara
la netlist estratta con quella originale (del circuito), verificandone
l’uguaglianza.
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Verifiche di layout
Layout Techniques
ERC (ELECTRICAL RULE CHECK): utilizza la netlist estratta per
valutarne gli aspetti di correttezza (ad esempio, controlla se ci sono
nodi floating e così via).
CORNER ANALYSIS: tale analisi prevede lo sviluppo di simulazioni
ripetute, utilizzando diversi modelli per i transistor di tipo n e di
tipo p, in particolare quelli detti fast e slow (oltre che il modello
tipico). Tali simulazioni vanno fatte soprattutto al variare della
temperatura e dell’alimentazione e consentono la stima delle
prestazioni estreme (migliori e peggiori) del circuito progettato.
MONTE CARLO ANALYSIS: in questa analisi i parametri di
processo vengono variati statisticamente, in modo da ottenere
grafici che rappresentano la probabilità di ottenere un dato
comportamento da parte del circuito.
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50
Lucidi di Microelettronica Analogica
Layout Techniques
Mismatch
Il mismatch tra i parametri di un gruppo di dispositivi progettati
insieme è la conseguenza di errori più o meno casuali nel
processo durante le varie fasi di fabbricazione dei dispositivi
stessi.
Per ridurre al minimo il mismatch, è necessario seguire alcune
regole :
-
Stessa Struttura
Dispositivi ben matched devono avere la stessa struttura (ad
esempio, una capacità poly-poly non può essere ben matched con
una metal-poly).
- Stessa Temperatura
Dispositivi ben matched devono avere la stessa temperatura
locale.
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Layout Techniques
Mismatch
Geometrie a “Common Centroid” per condensatori
[Ref.1 ]
C5
C4
C2 C1
C3
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51
Disegno su silicio
Mismatch
Layout Techniques
- Stesso Orientamento
Fasi di processo anisotrope causano asimmetrie nei
parametri di processo. Per altro, anche il silicio stesso può
essere anisotropo. Questo tipo di mismatch può essere
evitato mettendo i dispositivi da rendere matched nello
stesso orientamento e in modo tale che la corrente scorra
sempre nella stessa direzione.
-
Stessi “Dintorni”
Dispositivi aventi all’intorno differenti strutture presentano
mismatch. Si possono allora inserire dispositivi dummy che
simulino dintorni simili.
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Corner Analysis
Layout Techniques
Le variazioni delle prestazioni dei dispositivi sono legate a :
• variazioni nelle densità di drogaggio
• variazioni in spessore e larghezza delle zone attive
• variazioni nello spessore dell’ossido
Tale analisi prevede lo sviluppo di simulazioni ripetute,
utilizzando diversi modelli per i transistor di tipo n e di tipo
p, in particolare quelli detti fast e slow (oltre che il modello
tipico). Tali simulazioni vanno fatte soprattutto al variare
della temperatura e dell’alimentazione e consentono la
stima delle prestazioni estreme (migliori e peggiori) del
circuito progettato.
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52
Lucidi di Microelettronica Analogica
Layout Techniques
MonteCarlo Analysis
In questa analisi i parametri di processo vengono variati
statisticamente, in modo da ottenere grafici che
rappresentano la probabilità di ottenere un dato
comportamento da parte del circuito.
M4
IBIAS
M3
M5
M2
M1
X
Y
IBIAS1
-
M6
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MonteCarlo Analysis
Layout Techniques
Se VY=0 si deve avere VX=0
La differenza rappresenta
l’offset del circuito.
Minore è la dispersione dei
valori, più il circuito è
“robusto” rispetto a
variazioni dei parametri del
processo.
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53
Disegno su silicio
MonteCarlo Analysis
Layout Techniques
La stessa indagine
statistica può essere
effettuata sulla
corrente di bias dello
stadio di uscita.
In questo secondo caso
la dispersione è molto
maggiore.
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Layout Techniques
Latch-up
Così come nel MOS, anche nel CMOS si vuole che la corrente
scorra longitudinalmente attraverso i canali n e p, mentre si
deve evitare che essa fluisca in maniera trasversale dai
canali al substrato.
Il flusso di corrente trasversale può innescarsi principalmente
per due motivi. Il primo è legato al campo elettrico esterno
ed è dovuto alla presenza di due giunzioni n-p nel transistor
nMOS e di due giunzioni p-n nel transistor pMOS. Per
polarizzare inversamente tali giunzioni, si collega il body del
transistor nMOS al potenziale più basso presente nel
circuito (massa o alimentazione negativa) e quello del
transistor pMOS al potenziale più alto (alimentazione
positiva).
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54
Lucidi di Microelettronica Analogica
Layout Techniques
Latch-up
[Ref.3]
Si ha un transistor npn, formato dallo strato n+ del source o del
drain come emettitore, dal pozzo p come base e dall’adiacente
pozzo n come collettore, e un transistor pnp, costituito dallo
strato p+ del source (o del drain) come emettitore e dai pozzi di
tipo n e di tipo p rispettivamente come base e come collettore.
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Layout Techniques
Latch-up
VDD
(a) Se il transistor npn è spento,
poiché la sua base si trova a
potenziale basso, allora il suo
collettore è a potenziale alto e
non scorre corrente su Rwell.
Quindi la corrente di base del
transistor pnp è nulla come è nulla
anche la sua corrente di
collettore. Di conseguenza, la
corrente di base del transistor
npn è nulla e il circuito tende a
rimanere in tale stato.
Rwell
Rsubstrato
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55
Disegno su silicio
Layout Techniques
Latch-up
(b) Se il transistor npn è acceso,
al contrario, è presente una
corrente di base sul transistor
pnp e quindi anche una corrente di
collettore. Questa corrente di
collettore porta a sua volta una
corrente di base aggiuntiva nel
transistor npn che tende ad
aumentare la sua corrente di
collettore e così via, secondo una
reazione positiva che autoalimenta
il passaggio di corrente nei due
BJT parassiti.
VDD
Rwell
Rsubstrato
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Latch-up
Layout Techniques
Se il circuito si trova in uno dei due stati appena descritti, esso
tende a rimanervi a meno che non intervenga un piccolo impulso
che lo fa commutare nell’altro stato. Poiché sul substrato è
presente uno strato di ossido su cui si trovano le piste metalliche
e se su tale strato è presente un impulso, allora si può creare un
accoppiamento tra il metallo sopra l’ossido e il silicio sottostante
che fa commutare lo stato dei due transistor parassiti. Questo
fenomeno si chiama latch-up (chiusura) ed è nato con la riduzione
delle dimensioni dei circuiti integrati. Di solito esso si manifesta
all’accensione del dispositivo ma può anche avvenire nel caso di
rapide transizioni qualora il CMOS fosse collegato nella
configurazione di inverter.
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56
Lucidi di Microelettronica Analogica
Latch-up
Layout Techniques
In questo caso si può giungere alla rottura del dispositivo se ci si
trova nello stato stabile non nullo (b). Siccome non si sa dove
avviene esattamente tale accoppiamento, se questo fenomeno
interviene bisogna immediatamente spegnere il circuito, in modo
da riportarlo nella condizione (a) e poi riaccenderlo sperando che
si mantenga stabile in tale stato. Spesso, per evitare l’innesco del
fenomeno del latch-up, si fanno delle vere e proprie separazioni, a
livello di realizzazione fisica, tra le zone in cui vengono creati i
due tipi di MOS, tramite dei tagli in cui si asporta il silicio.
Un altro modo di combattere il latch-up è quello di inserire anelli di
guardia.
Infine, per aggirare il problema si può utilizzare la tecnologia SOI
(Silicon On Insulator), in cui il substrato semiconduttore è
sostituito da materiale isolante (diamante o ossido di silicio).
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57
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
Integrazione su silicio di
componenti elettronici
59
Integrazione su silicio di componenti elettronici
Integrated Electronics Components
Resistenze integrate
Una resistenza è costituita da una
striscia di uno strato resistivo.
[Ref.1]
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Integrated Electronics Components
Tipi di resistenze (1)
a) Diffusa
b) Diffusa in un pozzo
di tipo n
c) Di tipo n-well
(o p-well)
d) Di tipo pinched nwell (o p-well)
[Ref.1]
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60
Lucidi di Microelettronica Analogica
Integrated Electronics Components
Tipi di resistenze (2)
e) Di polisilicio
f) Di polisilicio con
schermatura del pozzo
g) Con due strati di
polisilicio
h) Con due strati di
polisilicio con schermatura
del pozzo
[Ref.1]
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Integrated Electronics Components
Resistenze integrate
Per avere resistenze di alto valore:
• Usare strisce lunghe (large L/W)
• Usare strati ad alta resistività
Layout
a serpentina rettangolare :
[Ref.1]
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61
Integrazione su silicio di componenti elettronici
Integrated Electronics Components
Resistenze integrate
Per il matching :
• Usare strutture uguali
• Non troppo strette
• Interdigitate ---------------->
• Compensare gli effetti termici
• Orientare a 45°
Per una buona compensazione
in temperatura :
• Usare strati n+ o p+
• Usare strati di poly
[Ref.1]
Per buoni valori assoluti :
• Usare strati diffusi
• Attenzione alle terminazioni
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Integrated Electronics Components
Capacità integrate
[Ref.1]
Elettrodi : metallo; polysilicio; diffusione
Isolanti : ossidi di silicio, polisilicio o CVD
Combinazioni : poly-diffusione (a), poly 1-poly 2 (b), metallo-poly,
metallo-diffusione e metallo 1-metallo 2
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62
Lucidi di Microelettronica Analogica
Integrated Electronics Components
Capacità integrate
Tre possibili soluzioni di elettrodi per capacità poly-poly
Per avere un buon matching :
- Usare W=L grandi
- Usare capacità unitarie in parallelo --->
[Ref.1]
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Integrated Electronics Components
Capacità integrate
C5
C4
C2 C1
Struttura “common centroid”
C3
[Ref.1]
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63
Integrazione su silicio di componenti elettronici
Integrated Electronics Components
SWITCH ANALOGICI
Un interruttore analogico (switch) ideale è un cortocircuito
nello stato “on” e un aperto nello stato “off”.
In molte applicazioni esso viene usato per trasferire carica
(ad esempio, negli switched-capacitors):
in tal caso la corrente deve essere molto piccola
(altrimenti provoca caduta di tensione)
e usata solo in questo transitorio.
Ron
1
g ds
PCOX
1
W
VGS VTh L
M1
VIN
CL
VOUT
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Integrated Electronics Components
SWITCH ANALOGICI
Viene di solito implementato con
due MOS complementari in parallelo
che lavorano con fasi opposte.
Ci sono però problemi per le
basse tensioni di alimentazione.
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64
Lucidi di Microelettronica Analogica
Integrated Electronics Components
SWITCH ANALOGICI : conduttanza vs.ingresso
[Ref.1]
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Integrated Electronics Components
Layout di Transistor
Il layout di un transistor MOS è la sovrapposizione
di due rettangoli : area attiva (non protetta, che
darà origine source e drain) e gate in polisilicio.
[Ref.1]
Punti chiave:
• le resistenze parassite a D e S
vanno minimizzate
• le capacità parassite vanno minimizzate
• è fondamentale il matching
tra elementi accoppiati
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65
Integrazione su silicio di componenti elettronici
Integrated Electronics Components
Layout di Transistor
• Usare contatti multipli per prevenire microfratture.
• Dividere il transistor in parti uguali in parallelo: le capacità
parassite vengono dimezzate (vedi fig. a sinistra)
o addirittura divise per 4 (destra)
[Ref.1]
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Integrated Electronics Components
Layout di Transistor
Il matching è fondamentale negli specchi e nelle coppie differenziali,
per evitare offset.
Attenzione al cattivo orientamento (a) ed evitare di far scorrere
correnti in direzioni opposte (b).
[Ref.1]
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66
Lucidi di Microelettronica Analogica
Integrated Electronics Components
Layout di Transistor
Per la coppia
differenziale questa
struttura dà il
miglior matching :
[Ref.1]
Ogni transistor è diviso in 4 parti uguali,
ciascuna interdigitata a 2 a 2.
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67
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
I principali blocchi
analogici in tensione
69
I principali blocchi analogici in tensione
Caratteristiche degli amplificatori
• guadagno
• frequenza di taglio (o banda passante)
• GBW (Gain Band Width, prodotto tra guadagno e banda)
• margine di fase
• impedenze di ingresso e di uscita
• potenza dissipata
• velocità (in termini di Slew-Rate)
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Caratteristiche fondamentali
degli amplificatori operazionali
Guadagno differenziale: è il guadagno di tensione a ciclo
aperto che si ottiene applicando un piccolo segnale in ingresso
(in modo che l’uscita non saturi). Tipicamente esso vale, alle
basse frequenze, Ad = 80 – 100 dB .
Guadagno di modo comune: è il
guadagno in tensione, ad anello
aperto, che si ha applicando un
piccolo segnale in ingresso ad
entrambi i morsetti d’ingresso.
Tipicamente vale Acm = 0 – 20
dB.
_
VIN
+
VOUT
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70
Lucidi di Microelettronica Analogica
Caratteristiche fondamentali
degli amplificatori operazionali
Rapporto di reiezione di modo comune (CMRR): E’ definito
come il rapporto tra il guadagno differenziale e il guadagno di
modo comune. Esso vale, alle basse frequenze:
CMRR
Ad
Acm
60 y 80 dB
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Caratteristiche fondamentali
degli amplificatori operazionali
Rapporto di reiezione della tensione di alimentazione (PSRR):
Indica la sensibilità del circuito a variazioni della tensione di
alimentazione. Se un piccolo segnale viene applicato in serie
all’alimentazione negativa o positiva, esso si trasferisce in
uscita con un certo guadagno Aps+ o Aps-. Il rapporto tra il
guadagno differenziale e il guadagno Aps- fornisce i due PSRR.
VPS
VDD/VSS
PSRR
_
+
Ad
Aps
VOUT =APSVPS
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71
I principali blocchi analogici in tensione
Caratteristiche fondamentali
degli amplificatori operazionali
Tensione di offset in ingresso (VOS): Nei circuiti reali, se i
due morsetti di ingresso sono tenuti alla stessa tensione,
l’uscita satura a VDD o a VSS. Per compensare questo effetto si
introduce una tensione di offset in ingresso. Tipicamente, in
tecnologia MOS, questa tensione vale: 1-10 mV.
Range di ingresso di modo
comune:
E’
il
massimo
intervallo
di
tensione
d’ingresso di modo comune
che non produce variazioni
significative del guadagno
differenziale.
VOS
_
+
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Caratteristiche fondamentali
degli amplificatori operazionali
Dinamica della tensione di uscita: E’ l’intervallo delle tensioni
presenti al nodo di uscita in cui è trascurabile la distorsione
armonica.
Rumore equivalente in ingresso: Il rumore può essere
rappresentato sotto forma di un generatore di tensione
equivalente posto all’ingresso dell’amplificatore. Tipicamente si
ha un rumore termico di circa 40-50 nV—Hz .
Vn
_
VOUT
|Vn2|
[dB]
+
Log(f)
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72
Lucidi di Microelettronica Analogica
Caratteristiche fondamentali
degli amplificatori operazionali
Frequenza a guadagno unitario (GBW): E’ la frequenza in
corrispondenza della quale il guadagno ad anello aperto è
unitario (0 dB). Essa rappresenta anche la banda passante in
condizioni di anello chiuso a guadagno unitario.
|Gain|
GBW
Z0
LogZ
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Caratteristiche fondamentali
degli amplificatori operazionali
Slew-rate (SR): E’ la massima pendenza del segnale in uscita
per un grande segnale a gradino applicato in ingresso.
Solitamente viene misurato nella configurazione a buffer.
VIN
_
VIN
+
VOUT
VOUT
t
Lo slew rate positivo, cioè corrispondente al gradino applicato
con il fronte in salita, può essere numericamente diverso dallo
slew rate negativo.
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73
I principali blocchi analogici in tensione
Caratteristiche fondamentali
degli amplificatori operazionali
Tempo di assestamento: Il tempo di assestamento è il tempo
necessario affinché il segnale di uscita si trovi entro un certo
intorno del valore finale (ad esempio,0.1%), per un (non
necessariamente grande) ingresso a gradino.
Dissipazione di potenza: E’ definita come la potenza a riposo
dissipata dal circuito complessivo. Essa dipende dalla richiesta
di velocità e dalla banda passante del circuito. Tipicamente per
alimentazioni di 5 V è di circa 1 mW. Per alimentazioni più
basse il consumo non diminuisce in proporzione.
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Caratteristiche fondamentali
degli amplificatori operazionali
Margine di fase (PM): E’ definito come il valore di fase in uscita
(al GBW) se a bassa frequenza lo sfasamento è di 180°, o come la
differenza tra tale valore e –180° se a bassa frequenza lo
sfasamento è nullo.
Un amplificatore è definito stabile se PM > 45°.
Z0
|Gain|
LogZ
-45°
GBW
Z0
LogZ
-90°
Gain
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74
Lucidi di Microelettronica Analogica
Caratteristiche fondamentali
degli amplificatori operazionali
Z1
|Gain|
Z2
Zf Z3 LogZ
Amplificatore
non stabile
Af
-180°
Z1
Z2
Zf Z3
LogZ
-270°
(a)
Gain
(b)
|Gain|
|Gain|
Amplificatore
stabile
Z2
GBW
Z2
Z1
Z1
LogZ
(a)
GBW
LogZ
(b)
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Source comune
Circuito equivalente del
MOS a piccolo segnale
VDD
RD
D
G
M1
VOUT
vgs
gmvgs
rds
VIN
S
ROUT
rds // R D
1
// R D
g ds
AV
g m rds // R D | g m R D
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75
I principali blocchi analogici in tensione
Drain comune
VDD
Schema per il calcolo della ROUT
M1
D
G
vgs
RG
gmvgs
iy
vy
ROUT |
VIN
ro
VOUT
RS
S
Y
1
gm
AV
g m RS // 1 g m | 1
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Inverter con carico attivo
Si sostituiscono le resistenze con un carico attivo perché:
• Le resistenze integrate dipendono fortemente dalla temperatura.
• I MOS sono più piccoli e economici delle resistenze.
• Il loro uso permette di raggiungere guadagni che non sarebbero
praticamente raggiungibili con resistenze.
VDD
VDD
MB
M1
M2
VIN
Ibias
Ibias
M1
VOUT
MB
VIN
(a)
M2
VOUT
(b)
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76
Lucidi di Microelettronica Analogica
Inverter con carico attivo
Per comportarsi da amplificatore invertente, la tensione in ingresso
deve essere tale che ci si trovi in zona lineare della caratteristica di
trasferimento (zona II).
VOUT
VDD
I
II
III
­ M1 in saturazione
I ®
¯ M2 in regione di triodo
­ M1 in saturazione
II ®
¯ M2 in saturazione
­M1 in regione di triodo
III ®
¯M2 in saturazione
V1A V1B
VIN
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Inverter con carico attivo
La pendenza della zona lineare, cioè della zona II, determina il
guadagno massimo dell’amplificatore.
C2
IN
OUT
C1
AV
Zp
V OUT
V in
g ds 1 g ds 2
C2 C3
gmvin
gm
g ds 1 g ds 2
GBW
C3
1/gds1
1/gds2
g m rds 1 // rds 2 1
Z p AV
2S
1
gm
2S C 2 C 3
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77
I principali blocchi analogici in tensione
Cascode
La configurazione cascode permette di aumentare la resistenza
d’uscita rispetto alla configurazione inverter a carico attivo e di
avere un guadagno più elevato rispetto sempre a quest’ultima.
VDD
MB1
Osserviamo che in tale configurazione
è necessaria un’ulteriore tensione di
polarizzazione, rispetto all’inverter,
cioè VB applicata sul gate di M2, tale
da mantenere anche M1 in saturazione
in base alla condizione
M3
VB
Ibias
M2
1
VOUT
M1
VB ! Vdsat ,1 Vgs 2
VIN
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Cascode
Essendo basso il guadagno del primo stadio, la capacità equivalente
vista in ingresso è bassa, il che comporta una maggiore banda.
gm2vgs2
C2
IN
vin
g m 2 v1
A1
v1
v in
1/gds2
v1
C1
gm1vin
g m 1 v in
OUT
1
g ds 3 v out
g m1
# 1
gm2
vout
C4
1/gds1
AV
per
C3
1/gds3
v out
g
# m1
v in
g ds 3
g m 1 rds 3
W L W L 1
2
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78
Lucidi di Microelettronica Analogica
Cascode
In base al circuito equivalente, si hanno due poli principali: uno
in uscita relativo alla capacità C3 e uno al nodo 1 associato alla
capacità C4 + C2(1+gm1/gm2) | C4 + 2 C2 .
R out
RN1
1
g ds 3
1
gm2
f p , out
f p ,1
1 g ds 3
2S C 3
1
gm2
2S C 4 2 C 2
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79
I principali blocchi analogici in tensione
Cascode
Calcolo della resistenza di uscita
ix
ix
M2
VB
vx
-gm2vS2
1/gds2
S2
S2
IN
vx
vs2
vx
M1
1/gds1
ix
i g m 2vs2 ½
x
°
g ds 1
g ds 2
°
¾ Ÿ R out
ix
°
g ds 1
¿°
vx
ix
§
g
rds 1 rds 2 ¨¨ 1 m 2
g ds 1
©
·
¸¸ | rds 1 g m 2 rds 2
¹
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Stadio differenziale
Vu
I1
§ V V2 ·
Acm ¨ 1
¸ A dm V1 V 2 2
©
¹
V1
I2
M1
M2
dove:
Acm : è l’amplificazione di modo comune,
Adm : è l’amplificazione di modo differenza.
ISS
VSS
CMRR
A dm
A cm
i dm
i cm
'I
g m V in
V2
i dm
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80
Lucidi di Microelettronica Analogica
Stadio differenziale
gm v gs1
g m vgs2
gm v gs
iCM
gm v gs
V in
iCM
2rI
rI
gm Vin 2rI iCM g mVCM
V
| in
1 2 g m rI 2rI
i dm
| 2 g m rI
i CM
CMRR
Questo ci suggerisce che per aumentare il CMRR va aumentato il gm
(ma ciò crea aumento della potenza dissipata) o la resistenza rI.
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Source follower
Utilizzato come buffer o level-shifter
VDD
VDD
M1
MB
VIN
M2
Ibias
Ibias
MB
AV
Vout
Vin
M2
VOUT
M1
VOUT
VIN
g m1
| 1 essendo g m1 !! g ds1 g ds 2 g mb1
g m1 g ds1 g ds 2 g mb1
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81
I principali blocchi analogici in tensione
Source follower
gmb1vbs1
gm1vgs1
gds1
gds2
ix
vx
Cortocircuitando l’ingresso ed
applicando un segnale vx (che
impone una corrente ix) all’uscita
è possibile valutare la ROUT.
In questo caso vgs1=-vx e vbs1=-vx
vx
ix
g ds1 g ds 2 g mb1 g m1 v x Ÿ Rout
1
1
|
g ds 1 g ds 2 g mb 1 g m1 g m1
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Source follower
Il source follower è utilizzabile anche come traslatore di
livello (DC shifter). Con riferimento ad uno schema a canale n:
Vin
V gs1 Vout
I1
k §W ·
2
¨ ¸Vgs VTh 2© L ¹
Vin Vout
Ÿ
Vgs
'V
V gs1
2 L
I1 VTh
kW
1. L’effetto body non sempre è trascurabile.
2. L’uscita è traslata rispetto all’ingresso di un valore che
dipende anche dalla VTh. La VTh è però variabile con la
temperatura e si rischiano quindi delle variazioni troppo elevate
tra la tensione d’ingresso e quella di uscita.
3. Poiché l’uscita è limitata dalla traslazione della tensione di
soglia, si ha una riduzione della dinamica
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82
Lucidi di Microelettronica Analogica
Divisori di tensione
VDD
• Normalmente i circuiti analogici
presentano due sole tensioni (VDD e VSS)
M1
• Per ottenere altri riferimenti devono
essere utilizzati dei divisori
• Si potrebbero usare divisori resistivi o
capacitivi, tuttavia essi risultano complessi
oltre ad occupare una notevole area di
silicio.
M2
VOUT
• Si preferiscono MOS collegati a diodo
k §W ·
2
¨ ¸ Vgs1 VTh1 2 © L ¹1
k §W ·
2
¨ ¸ Vgs 2 VTh 2 2 © L ¹2
dove k
PCox
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Divisori di tensione
Inoltre:
V ds 1 V ds 2
k
D1 Vds1 VTh1 2
V DD
k
D 2 VDD Vds1 VTh 2 dove D1
2
Vds1 D1 D 2 D 2VDD D1VTh1 D 2VTh 2
Vout
Ÿ V ds 2
Ÿ
Vds1
V DD V ds 1
§W ·
¨ ¸ D2
© L ¹1
V out
§W ·
¨ ¸
© L ¹2
D2
D V D 2VTh 2
VDD 1 Th1
D1 D 2
D1 D 2
D V D1VTh1
D1
V 2 Th 2
D1 D 2 DD
D1 D 2
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83
I principali blocchi analogici in tensione
Stadi di uscita migliorati
Le caratteristiche di resistenza d’ingresso e d’uscita di un
amplificatore dipendono dalla natura dell’amplificatore
stesso. Consideriamo un amplificatore di tensione :
RS
VIN
ROUT
RIN
Vi
RL
Vo
AV0Vi
Un buon amplificatore deve avere una RIN alta ed una ROUT
bassa.
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Stadi di uscita migliorati
VDD
M1
M2
VOUT
Una ROUT bassa
può essere
ottenuta anche
con lo schema
ROUT |
1
1
//
g m1 gm 2
push-pull
VDD
Per diminuire la resistenza di uscita si può
utilizzare un feedback negativo.
ix
gds1 gds 2 vx gm1vgs1
con vgs1
M1
VIN
Avx
M2
ROUT
1
Agm1 g ds1 g ds 2
VOUT
VB1
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84
Lucidi di Microelettronica Analogica
Stadi di uscita migliorati
VDD
VDD
M3
VIN
M5
VB
M1
M3
M1
M4
M2
M4
M2
VOUT
M5
VB
VOUT
VIN
(a)
M6
(b)
(a) Push-pull in classe AB;
(b) Push-pull in classe AB con stadio di guadagno.
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85
Corso di Microelettronica
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Riferimenti di corrente
e tensione
87
Riferimenti di corrente e tensione
Specchio di corrente semplice
VDD
Rrif
Iout
Irif
MB
M2
I rif
Id1
I out
Id 2
Nella stessa configurazione realizzata
con BJT, alla Irif vengono sottratte le
due correnti di base e la corrente
specchiata non è esattamente la
corrente di riferimento. Invece, nello
specchio realizzato a MOS, le due
correnti di gate sono del tutto
trascurabili.
Ipotizzando entrambi i transistor in
saturazione (MB lo è di sicuro essendo
collegato a diodo), si ha:
½
1 §W ·
2
k ¨ ¸ V gs 1 VTh 1 1 O V ds 1 °
2 © L ¹1
°
¾ dove k
1 §W ·
2
k ¨ ¸ V gs 2 VTh 2 1 O V ds 2 °
°¿
2 © L ¹2
P C ox
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Specchio di corrente semplice
Rout
1
g ds 2
1
O I out
Resistenza di uscita
rds 2
Ipotizzando che le dimensioni dei transistor, le tensioni di soglia
e la lunghezza di modulazione del canale
siano uguali per
entrambi i transistor, allora la corrente specchiata Iout è pari a
quella di riferimento Irif se e solo se risulta:
V ds 2
V ds 1
Vds1 Vgs1 Vgs 2
ma essendo M1 connesso a diodo :
quindi
I rif
I out
se
Vds 2 | Vgs 2
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88
Lucidi di Microelettronica Analogica
Specchio di corrente semplice
Il valore di Vds2 dipende dal carico. Se questo è lo stesso di quello
visto dal transistor M1, allora la corrente specchiata sarà uguale
a quella di riferimento. In genere tale carico è diverso e le
dimensioni del transistor M2 devono essere leggermente
modificate per avere la Iout voluta. E’ da sottolineare che questo
specchio di corrente toglie poca dinamica al circuito nel quale
viene inserito, in quanto la Vds2 è dell’ordine di 0.2-0.3 V.
L’accuratezza dello specchio dipende da diversi fattori e cioè:
• La lunghezza di modulazione del canale, ovvero .
• L’offset dovuto a possibili diversi valori delle tensioni di soglia
dei due MOS (anche se sono generalmente molto simili).
• Resistenze parassite.
• Imperfezioni geometriche e variazioni della mobilità.
• Mismatch dei parametri tecnologici.
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89
Riferimenti di corrente e tensione
Specchio di corrente Wilson
Avere un’alta resistenza d’uscita nello specchio di corrente è
importante in particolare quando è usato come carico attivo, poiché
aumenta il guadagno.
Gli inconvenienti legati alla configurazione Wilson sono:
• errore sistematico tra la corrente di riferimento e quella d’uscita,
dovuto al fatto che:
V ds 1
V gs 3 V ds 2
V gs 3 V gs 2 Ÿ V ds 1 z V ds 3
• lo specchio semplice ha una buona dinamica d’uscita perché “sottrae”
solo una Vds, mentre lo specchio di Wilson “ruba” alla dinamica stessa
sia una Vds che una Vgs. La tensione minima al nodo di uscita è:
V out , min
V gs 2 V dsat 3
V gs 1 V dsat 3
VTh V dsat 1 V dsat 3
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90
Lucidi di Microelettronica Analogica
Specchio di corrente cascode
Irif
M4
M1
Iout
M3
M2
Questo schema sottrae 2 Vds alla dinamica
d’uscita.
Inoltre si ha una resistenza d’uscita
elevata, la stessa ricavata nel cascode.
Di contro, tale circuito presenta una
discreta dissimetria tra la parte destra e
quella sinistra. Infatti a sinistra si hanno
due cadute Vgs, mentre a destra due Vds.
Se le due Vds sono uguali alle due Vgs, si ha un buon offset ma
peggiora la dinamica. Se invece le tensioni tra drain e source
sono diverse dalle tensioni tra gate e source, allora i termini
Vds di destra possono essere molto diversi dai termini Vds di
sinistra.
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Specchio di corrente cascode migliorato
Irif
Per eliminare gli inconvenienti della
configurazione cascode se ne
introduce una versione migliorata
per la quale si ha:
Vgs1 | Vds 4 Vds1 Vgs 4 Vds1
M4
M1
Iout
M3
M2
Questo specchio è particolarmente vantaggioso per applicazioni
low-voltage.
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91
Riferimenti di corrente e tensione
Altri riferimenti di corrente
VDD
VDD
M1
R
Irif
M1
Iout
M2
M2
Iout
Irif
I rif
VDD Vgs1
R
R
Semplice da progettare e realizzare.
Dipendente da temperatura ma soprattutto da VDD.
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92
Lucidi di Microelettronica Analogica
Generatore di corrente basato su VTh
Non utilizzabile per correnti elevate
Necessita di start-up
VDD
Generatore
di corrente
VGS1
M4
A
VTh
Ms3
RI1
Al resto
del circuito
B
A
Ms1
Ms2
I1
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Generatore di corrente basato su VT
VDD
VDD
M1
M2
Iref
Q1
1
n
Q2
I2
I1
M3
M4
R
A
B
A
B
R
M4
I1
n
1
M3
I2
Q2
Q1
Iref
M1
(a)
M2
(b)
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93
Riferimenti di corrente e tensione
Generatore di corrente basato su VT
VA VB Ÿ Vbe1 Vbe2 IR Ÿ IR Vbe1 Vbe2
V be
I | AI SS e VT
IR
' Vbe
§ I nAI
V T ln ¨¨
I
© AI SS
SS
Vbe 1 Vbe 2
·
¸¸
¹
ª
I
I º
ln
VT « ln
A I SS 2 »¼
¬ A I SS 1
V T ln n Ÿ I
VT
ln n R
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Generatori di tensione
• Generatori basati sulla moltiplicazione di VBE
• Generatori basati su VT
• Generatori band-gap
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94
Lucidi di Microelettronica Analogica
Generatori di tensione
basati sulla moltiplicazione della VBE
VDD
M1
M2
§W ·
¨ ¸
© L ¹3
nI
I
I
§W ·
¨ ¸
© L ¹4
§W ·
; ¨ ¸
© L ¹1
§W ·
¨ ¸
© L ¹2
M5
M3
M4
I5
W L5
W L2
nI con n
nI 1
B
A
R
Vout
kR
Q1
V out
nIkR
V be
R
IR Ÿ I
VB
n
V be
kR
R
1 §W ·
¨ ¸
n © L ¹5
kV be
W
W
L 5
L 2
La tensione di uscita così ottenuta ha coefficiente termico negativo.
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Generatori di tensione basati su VT
V be
V T ln
V A VB
A1 I 1 Iss
Iss A 2 I 2
Vbe1 Vbe 2 RI
VDD
V T ln( n )
M1
M2
'Vbe RI
M5
M3
M4
Ipotizzando VA=VB
'Vbe
V out
kRI
RI
Ÿ
B
A
I
' V be
kR
R
'Vbe
R
R
Q1
1
n
kR
Vout
Q2
kV T ln( n )
La tensione di uscita così ottenuta ha coefficiente termico positivo.
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95
Riferimenti di corrente e tensione
Generatori di tensione band-gap
VDD
M1
M2
I1
I2
R1
R2
2
1
VBG
I generatori basati su Vbe e su VT
hanno coefficienti termici opposti.
Il generatore band-gap cerca di
ottenere una tensione stabile con
la temperatura utilizzandoli
entrambi
R3
Q1
V BG
Q2
V be mV T
VAG
Considerando V1=V2 e
V be
V T ln n si ha:
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Generatori di tensione band-gap
V BG
V 2 V AG R 2 I 2
V BG
V be 1 V T
V be 1 R 2
' V be
R3
R 2 (W/L) 1 A 2
ln
R 3 (W/L) 2 A1
dunque il termine moltiplicativo
m deve valere:
R 2 (W/L) 1 A 2
ln
R 3 (W/L) 2 A1
25 . 6
La tensione base-emettitore è circa 0.6 V per piccole correnti e la
tensione termica a temperatura ambiente è 26 mV circa.
Per questo il valore della tensione VBG è circa 1.26 V, valore molto
vicino, numericamente, a 1.21 (valore in eV dell’energy gap del
silicio).
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96
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
Progetto di amplificatori a
transconduttanza (OTA)
97
Progetto di OTA
Operational Transconductance Amplifiers
• Principali blocchi analogici in tensione per
applicazioni microelettroniche.
• Possono essere utilizzati come operazionali in
molte applicazioni.
• Caratterizzati dal parametro Gm ; alta ZIN ed alta
ZOUT.
• Configurabili come operazionali se viene aggiunto
uno stadio di uscita a bassa impedenza.
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Operational Transconductance Amplifiers
L’analisi dell’OTA prevede la determinazione di:
• guadagno di tensione
• impedenza di uscita
• polo dominante (ovvero banda passante), GBW
• margine di fase
• slew-rate
Caratteristiche da valutare sono anche:
• CMRR
• PSRR
• rumore
• potenza dissipata
• offset
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98
Lucidi di Microelettronica Analogica
OTA semplice
VDD
M1-M2 coppia differenziale
matched
M3
M4
Iout
4
Se M1 e M2 sono in
saturazione la loro
transconduttanza vale:
2
1
M1
M2
VIN1
VIN2
CL
Vout
3
IB
2 K ' n I B W L 1
gm
5
VSS
La resistenza al nodo di
uscita (5) è data dal
parallelo di rds2 ed rds4.
AV
g m rds 2 // rds 4 Corso di Microelettronica - Prof. Giuseppe Ferri - Ing. Nicola Guerrini
OTA semplice
Al nodo (5) è presente il
polo dominante, avente
frequenza:
f nd
GBW
1
1
2S Rout (Cn 5 C L )
Il polo non dominante è al nodo (4).
2S R n 4 C n 4
g m1
2S (Cn5 C L )
fd
PM
90 q artg
GBW
GBW
artg
f nd
2 f nd
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99
Progetto di OTA
OTA simmetrico
VDD
Il guadagno in tensione vale:
AV
B:1
M5
1:B
M3
M4
4
B g m1Rout
6
1
M1
M2
VIN1
Rout
1
g ds 6 g ds 8
M6
5
7
2
CL
Vout
VIN2
3
rds 6 // rds 8
IB
M7
M8
VSS
Il polo dominante si trova al nodo di uscita ed ha una frequenza
pari a:
fd
1
2S Rout (Cn7 CL )
da cui
GBW
B
gm1
2S (Cn 7 CL )
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100
Lucidi di Microelettronica Analogica
OTA di Miller
VDD
M7
MB
Iref
M6
IN1
M1
M2
IN2
Cc
OUT
M5
M3
Amplificatore a due stadi:
• Guadagno maggiore
• Necessità di compensazione
M4
VSS
La capacità CC sposta il polo dominante a frequenze minori,
pertanto la banda dell’OTA sarà minore.
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OTA di Miller
Guadagno: il guadagno complessivo è dato dal prodotto dei
guadagni dei due stadi.
A1
g m1
g ds2 g ds4
g m1 rds2 // rds4 A2
gm5
gds5 gds6
gm5 rds5 // rds6 Offset: è possibile individuare
offset sistematico: dipende dalla topologia del circuito ed è
possibile calcolarlo analiticamente.
offset casuale: dipende dai possibili sbilanciamenti dei
dispositivi (matching non perfetto), non predicibili se non in modo
statistico dai dati forniti dalla fonderia sulla tecnologia usata.
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101
Progetto di OTA
OTA di Miller
Offset sistematico: dipende dalla topologia del circuito ed è
possibile ridurlo con un progetto appropriato.
VDD
Studiando il circuito
semplificato in figura è
possibile ottenere una
relazione che, se rispettata
in fase di progetto, permette
la riduzione dell’offset
sistematico.
Id5
Id6 Ÿ
W L 5
I
W L 3 d 3
½ M7
MB
Iref
M6
OUT
IN1
M1
M5
M3
VSS
W L 3
2 W L 6
I Ÿ
W L 7 d 7 W L 5
W L 7
2 W L 6
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OTA di Miller
Offset casuale: dipende dai possibili sbilanciamenti dei
dispositivi (matching non perfetto) e dalla tecnologia usata.
'V
I1R1 I 2 R2
'V
'V
g m R 0 V os
I R1 R2 I'R
R1
M1
'V
g m R0
1 I 'R
2 g m R0
26 mV (BJT)
si ha: Vos , BJT
M2
VIN1
VIN2
I
VSS
Considerando che:
I
gm
R2
'V
1
I' R
2
Ÿ V os
VDD
I
gm
0 .26 mV
150 y 300 mV (MOS)
Vos , MOS
'R
| 0 . 01
2 R0
1 .5 y 3 mV
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102
Lucidi di Microelettronica Analogica
OTA di Miller
Compensazione in frequenza: la presenza di più poli rende
necessaria una compensazione in frequenza, realizzata attraverso
il condensatore CC.
gm1vin
V1
R1
CC
C1
VO
gm2v1
R2
C2
Lo studio del circuito equivalente porta ad una funzione di
trasferimento con due poli ed uno zero.
f p1 |
1
2Sg m 2 R1R2Cc
g m 2C c
f p2 |
2S
C1C2 C1 C2 Cc
fz
gm 2
2SCc
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103
Progetto di OTA
OTA di Miller
Compensazione in frequenza: lo zero introdotto crea un
peggioramento del margine di fase. Si tenta quindi di eliminarne
l’effetto.
VDD
VDD
M4
M4
M5
M2
M5
M2
Cc
Cc
I2
VSS
VSS
(a)
I2
I1
(b)
Una prima soluzione è quella di introdurre un source follower per
evitare che gate e drain del transistor M5 vadano in corto.
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OTA di Miller
Compensazione in frequenza: una seconda soluzione per
eliminare lo zero indesiderato è quella di inserire una resistenza
in serie al condensatore di compensazione
A0 >1 s Rz 1 g m 2 Cc @
1 s p1 1 s p2 V0
Vin
VDD
M4
1
Se
Rz
1
gm 2
M5
M2
Cc
lo zero verrà cancellato.
RZ
I2
VSS
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104
Lucidi di Microelettronica Analogica
OTA di Miller
Slew-rate (SR): viene misurato collegando l’OTA a buffer e
dando in ingresso un segnale a gradino di ampiezza elevata.
VDD
M3
M4
M5
OUT
M1
M2
Cc
CL
IB2
IB1
VSS
SR 'V 't
max
I B1
CC
SR 'V 't max
­ I B2
I ½
, B1 ¾
min ®
¯ CC CL CC ¿
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Rumore
Dal punto di vista del rumore un transistor
MOS può essere modellato con un generatore
equivalente in ingresso.
Vn2
Kf
§2· 1
4 KT ¨ ¸
2
© 3 ¹ g m fPCoxWL
Vn2
Vn2
+
A
_
Un modello “analogo” può essere
facilmente
derivato
per
un
amplificatore
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105
Progetto di OTA
Rumore
Il modello di amplificatore rumoroso appena introdotto può essere
applicato ad una situazione in cui sono presenti più stadi di guadagno.
Vn,12
Vn,22
A1
Vn2,out
A V
2 2
1 n1
Vn2,in
A2
Vn22 A22
Vn2,out
A12 A22
Vout
A12 A22Vn21 A22Vn22
Vn21 Vn22
A12
Il rumore equivalente di ingresso è determinato principalmente
dal rumore del primo stadio di amplificazione.
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106
Lucidi di Microelettronica Analogica
Rumore
Il rumore equivalente in ingresso calcolato può essere meglio
dettagliato separando i contributi dovuti al rumore termico ed
al rumore flicker.
Ricordando che in un MOS:
Vn2
Kf
§2· 1
4 KT ¨ ¸
2
© 3 ¹ g m fPCoxWL
ed ipotizzando tutti i transistor in
saturazione, quindi con:
Rumore termico:
Vn2,in ,T
§
P3Cox 3 I 3 W L 3 ·¸
2Vn2,1 ¨1 ¨
P1Cox1 I1 W L 1 ¸¹
©
gm
§W ·
2PC ox ¨ ¸ I d
©L¹
Rumore flicker:
Vn2,in ,1 f
§ K I L2 ·
2Vn2,1,1 f ¨1 f 3 3 21 ¸
¨
K f 1 I1L3 ¸¹
©
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107
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
L’approccio
“current-mode”
109
L’approccio current-mode
The current mode approach
L’approccio Current Mode
•
Nella progettazione analogica l’approccio più comune è quello di
considerare la tensione come grandezza di riferimento.
•
Negli ultimi anni si è venuta a sviluppare una nuova metodologia di
progetto basata sulla corrente, denominata “current mode
approach”.
•
Tutte le funzioni e le applicazioni precedentemente implementate
“in tensione” sono state riviste alla luce del nuovo metodo.
•
Inoltre, sono stati introdotti nuovi circuiti di base e si è dato un
maggiore impulso alla ricerca in direzioni diverse (es. Amplificatori
di corrente).
•
Molte funzioni ed applicazioni si sono rivelate essere più efficienti
sotto molteplici punti di vista grazie alla “filosofia in corrente”.
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The current mode approach
L’approccio Current Mode
Perché scegliere la corrente?
•
•
•
•
Low Voltage
•
Velocità
•
Migliori topologie
Se l’informazione è portata dalla corrente è possibile avere
dinamiche elevate a basse tensioni di alimentazione.
Spesso il carico di un circuito è di tipo capacitivo, pertanto
pilotare in corrente migliora la velocità.
Il current mode mette a disposizione soluzioni alternative che
a volte risultano essere migliori di quelle tradizionali.
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110
Lucidi di Microelettronica Analogica
The current mode approach
Voltage Mode e Current Mode
•
•
La grandezza elettrica di riferimento è stata per decenni
la tensione.
Non a caso il più diffuso blocco di base dell’elettronica è
l’amplificatore operazionale.
•
Guadagno infinito
•
Impedenza d’ingresso infinita
•
Impedenza d’uscita nulla
+
A
Vin
_
Vout=A*Vin
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The current mode approach
Amplificatore Operazionale
In teoria è un amplificatore di tensione ideale.
Nella realtà molte caratteristiche si discostano da quelle attese,
anche se non di molto, specie in determinate situazioni
Facile da usare in fase di progetto a partire da un modello
semplificato.
•
Guadagno non infinito
•
Impedenza d’ingresso non
infinita
•
Impedenza d’uscita non nulla
•
Offset
•
Slew Rate
•
Banda Limitata
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111
L’approccio current-mode
The current mode approach
Amplificatore Operazionale
E’ possibile, comunque, limitare o tenere bene in considerazione
tutte non idealità che caratterizzano il blocco
Amplificatore Operazionale.
Il suo limite principale è rappresentato dal fatto che il prodotto
tra guadagno e banda passante è costante.
Guadagno (dB)
Frequenza (Hz)
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The current mode approach
Current Mode
•
•
•
Nel tentativo di superare le limitazioni imposte dagli
Amplificatori Operazionali, in tempi recenti si è andata
affermando una filosofia di progetto basata sulla corrente.
In principio si è cercato di ottenere nuovi blocchi in corrente
attraverso Op-Amp modificati.
In seguito, analogamente a quanto avviene con gli operazionali, si
è cercato un blocco base semplice e facilmente caratterizzabile
che potesse aiutare a riprodurre la metodologia di progetto fin
qui impiegata.
•
Operazionali “modificati”
•
Nuovi blocchi
•
Limiti e progressi
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112
Lucidi di Microelettronica Analogica
The current mode approach
Current Mode
La necessità di progettare in current mode è stata inizialmente
affrontata partendo dai ben noti Amplificatori Operazionali.
•
Nuove Configurazioni
•
Modifica dello stadio di uscita
•
Supply Current Sensing
In entrambi i casi si è fatto ricorso anche a componenti
esterni aggiuntivi.
Il terzo metodo si è rivelato il migliore, portando anche allo
sviluppo di nuovi blocchi quali CFOA, OFC e CCII.
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The current mode approach
Current Mode
Verso i Current Amplifiers
Una prima soluzione per ottenere
una uscita in corrente è quella di
sostituire una delle resistenze
della rete di retroazione
con il carico stesso.
Iload=Vin/R1
Rload
R1
Vin
0
Pur essendo una soluzione facile e comoda essa presenta il
grave inconveniente di necessitare di un carico non
riferito a massa.
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113
L’approccio current-mode
The current mode approach
Current Mode
Verso i Current Amplifiers
CMp
La tecnica del current sensing
dà risultati sicuramente
migliori.
Iout2
Iout1
CMn
A partire da questo schema di principio è poi possibile
ottenere amplificatori di corrente aventi un determinato
guadagno.
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Current Conveyor
The current mode approach
Current conveyors
•
•
•
•
Introdotti da Sedra e Smith nel 1968-70
Principale blocco nella progettazione current-mode
Distinguiamo fondamentalmente un CC di prima
generazione (CCI) ed uno di seconda (CCII)
Ideato anche un CC di terza generazione, anche se
appare poco interessante
•
Current Mode
•
Semplice da caratterizzare e da utilizzare
•
Versatile
•
Prestazioni interessanti
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114
Lucidi di Microelettronica Analogica
The current mode approach
Current Conveyor di Seconda Generazione (CCII)
•
•
•
Grande successo
Utilizzato spesso in sostituzione
dell’amplificatore operazionale
Vastissimo range di applicazione
Y
X
Vy
ª Iy º
«Vx »
« »
«¬ Iz »¼
ª0
«1
«
«¬0
0
0
1
Vx
CCII Node
X
Y
Z
0 º ªVy º
»
0 »» «« Ix »
0 »¼ «¬Vz »¼
Iz
Z
Ix
Impedance level
Low (ideally 0)
High (ideally f)
High (ideally f)
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The current mode approach
Current Conveyor di Seconda Generazione (CCII)
Rispetto agli amplificatori operazionali i CC presentano la
caratteristica di non soffrire del limite dovuto al compromesso
guadagno-banda.
In essi infatti il prodotto delle due grandezze non è costante.
Y
Un guadagno di tensione, ad
esempio, è infatti ottenibile
semplicemente collegando ai
nodi X e Z due carichi
resistivi di valore diverso.
Ix
Vin
Vout
R1
R 2 Iz
Iz
Z
X
R2
R 2 Ix
R2
Vx
R1
Vout
R2
Vin
R1
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115
L’approccio current-mode
The current mode approach
Current Conveyor di Seconda Generazione (CCII)
Progettabile sia in classe A che in classe AB
Proposte anche altre soluzioni non basate su coppia differenziale
MP1
MP2
Vdd
MP1
MP3
Cc
MN2
IB3
X
IB2
X
Y
Z
+
MN3
-
IB1
MP3
Cc
Cc
MN1
Vdd
MP2
MP4
MN1
Cc
MN2
Y
IB1
MN4
MP4
Z
•
•
IB2
IB3
Vss
Vss
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The current mode approach
Current Conveyor di Seconda Generazione (CCII)
•
•
•
Le impedenze parassite limitano il funzionamento del CCII
La progettazione si basa quindi su modelli più o meno
dettagliati del CCII
L’impedenza al nodo Y è naturalmente capacitiva
|ZY|
Frequenza
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116
Lucidi di Microelettronica Analogica
The current mode approach
Current Conveyor di Seconda Generazione (CCII)
Il nodo X deve presentare una impedenza teoricamente nulla.
|ZX|
Frequenza
Si rileva invece anche un comportamento di tipo induttivo e capacitivo
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The current mode approach
Current Conveyor di Seconda Generazione (CCII)
Al nodo Z deve esserci alta impedenza.
|ZZ|
Frequenza
L’impedenza rilevata è assimilabile a quella di un circuito RC parallelo.
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117
L’approccio current-mode
The current mode approach
Current Conveyor di Seconda Generazione (CCII)
L’intero CCII può essere “riassunto” utilizzando un modello completo.
Y
Zy
IZO
Ix
Iz=EIx
Iz
Z
X
Zz
Zx
Vy
Vx
Vx=DVy
VO
CCII+
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The current mode approach
Current Conveyor di Seconda Generazione (CCII)
Oltre che i livelli di impedenza non ideali, devono essere tenute
in considerazione, in fase di progetto, le caratteristiche reali
del CCII, alcune delle quali riportate nel modello precedente.
•
Vx=DVy
•
Iz=EIx
•
Limitatezza di banda
•
Differenze di fase tra tensioni e correnti
•
Range limitato anche dal carico
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118
Lucidi di Microelettronica Analogica
The current mode approach
Applicazioni
Nell’ambito della elaborazione analogica dei segnali il CC è stato
utilizzato praticamente ovunque.
Il suo impiego ha conosciuto un notevole impulso grazie alla filosofia
current-mode.
Il suo utilizzo, in fase di progettazione, è analogo a quello
dell’amplificatore operazionale.
•
Filtri
•
Convertitori e simulatori di impedenza
•
Oscillatori
•
Elaborazione analogica di segnali
•
Applicazioni current mode
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The current mode approach
Applicazioni
Y
Amplificatore di
tensione
Ix
Vin
Iz
Z
Y
Z
X
R1
X
R2
Vout
VOUT
VX 2
Iin
VY 2
Y
R1
Ix
R2
Z
R2 I Z 1
R2 I X 1
R2
R2
V IN
R1
R2
V IN
R1
Amplificatore
di corrente
Iout=Iz
X
I OUT
VX 1
R1
IZ
IX
VX
R2
VY
R2
R1
I IN
R2
R1
I IN
R2
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119
L’approccio current-mode
The current mode approach
Applicazioni
Y
Amplificatore a
transconduttanza
Iout=Iz
Z
Ix
X
Vin
R1
Iin=Ix
X
Iz
Z
Amplificatore a
transimpedenza
Y
Y
Z
X
R1
Vout
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The current mode approach
Applicazioni
Iin1
Iin2
Sommatore
di corrente
X
Z
Iz
Y
I2
Vin2
R2
Vin1
I1
X
R1
Z
Iz
Y
Y
Z
X
R
Sommatore
di tensione
Vout
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120
Lucidi di Microelettronica Analogica
The current mode approach
Applicazioni
I OUT
IZ
Iin
Y
Iout
Z
1
I IN
sC
R
VY
R
Integratore in corrente
VX
R
IX
X
I IN
sCR
C
R
Derivatore in corrente
Iin
Y
I OUT
Iout
IZ
IX
Z
X
R
sCV X
C
sCV Y
VX
1
sC
sCRI IN
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The current mode approach
Applicazioni
Integratore in tensione
VOUT
VX 2
IZ1
sC
VY 2
Y
Iz
X
Z
X
C
R
VX 1
sCR
Y
Z
Ix
Vin
IX1
sC
VOUT
VX 1
sCR
VY 1
sCR
1
V IN
sCR
Vout
Derivatore in tensione
VOUT
VX 2
sRCV X 1
VY 2
sRCV Y 1
RI Z 1
RI X 1
sRCV IN
VX1
R
1
sC
Y
Y
Z
Vin
Ix
Iz
X
C
R
Z
X
Vout
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121
L’approccio current-mode
The current mode approach
Simulatori di impedenza
•
•
•
•
•
Nel corso del progetto di un circuito integrato può accadere di
dover ricorrere a componenti passivi di valore elevato.
Ciò naturalmente rappresenta un problema in fase di
realizzazione.
Infatti integrare capacità superiori ai 100pF o resistenze più
grandi di 100K: non è possibile.
Un discorso ancora più complesso vale invece per le induttanze.
Due le possibili alternative:utilizzare componenti esterni o
ricorrere a circuiti che “simulino” il comportamento desiderato.
•
Capacità
•
Induttanza
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The current mode approach
Moltiplicazione di capacità
Viene sfruttato un CC
con guadagno di
corrente, nel senso
che Iz=KIx
Iin=I Z=KIX
Y
Z
X
Vin
IX
C
Z IN
VIN
I IN
VY
I IN
VY
IZ
VY
KI X
VY
V
K X
ZC
VY
V
K Y
ZC
ZC
K
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122
Lucidi di Microelettronica Analogica
The current mode approach
Moltiplicazione di capacità
Le impedenze parassite del current conveyor limitano però
il range di funzionamento del circuito.
Ideal
Impedance
Impedance
Real
Impedance
Zin=Rz
Zin=Rx/K
Frequency
Z IN
R Z ( 1 sCR X )
1 s(C Z R Z CR X KCR Z C Y R Z ) s 2 CR X R Z (C Z C Y )
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The current mode approach
Simulazione di induttanza
Per realizzare un comportamento induttivo si ha bisogno di più
current conveyors.
CCII1
CCII2
Iin
Y
Y
Z
Z
X
Vin
X
C
R1
R2
Considerando ideali i due CC impiegati viene simulata una
induttanza di valore pari a R1R2C.
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123
L’approccio current-mode
The current mode approach
Simulazione di induttanza
Anche in questo caso il range operativo risulta limitato dalle
impedenze parassite del current conveyor (Rx e Rz in particolare).
Ideal
Impedance
Impedance
Real
Impedance
Frequency
Questa dipendenza può essere però sfruttata per intervenire sul
range operativo stesso, modificando le correnti di polarizzazione
del CC.
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124
Lucidi di Microelettronica Analogica
The current mode approach
Filtri
Date le sue caratteristiche il CC è utilizzabile in filtri current-mode.
Un esempio è rappresentato dal filtro multifunzione riportato.
DO-CCII1
R1
VIN
Y
Z+
X
Z-
VLP
DO-CCII2
Y
Z-
X
Z+
VHP
R3
C2
R2
C1
VBP
Grazie all’utilizzo di tre CC dual output, otteniamo tre uscite in
tensione: passa-alto, passa-banda e passa-basso.
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The current mode approach
Oscillatori
Anche nella realizzazione di oscillatori il CCII può risultare un
valido blocco base.
R2
Frequenza
di Oscillazio ne : Z 0
R
1 2
R3
C 1 C 2 R1 R 2
C2
Y
Z
X
R1
Condizione di Oscillazione : R 4
§R
C
R1 2 R3 ¨¨ 1 2
© R 2 C1
·
¸¸
¹
C1
R4
R3
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125
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
Progettazione a bassa tensione
(Low-Voltage)
127
Progettazione a bassa tensione
LV design
Motivazioni (Low Voltage -> Low Power)
In questi ultimi anni notevoli sforzi sono stati fatti nel tentativo
di ridurre la dissipazione di potenza e la tensione di alimentazione
complessiva per i circuiti analogici e digitali. Le motivazioni sono:
• Necessità di ridurre il consumo di potenza nei sistemi digitali ad
alta densità di integrazione (man mano che i componenti integrati
vengono compattati aumentano i problemi di riscaldamento,
mentre le tensioni di breakdown diminuiscono).
• La crescita esponenziale dell’elettronica per applicazioni
portatili, alimentate da una singola batteria, che ha stimolato la
richiesta di topologie LP, in grado di garantire una “ vita
operativa” maggiore.
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LV design
Digitale
Nei circuiti digitali la riduzione di potenza può essere
ottenuta semplicemente riducendo la tensione di
alimentazione. Infatti, il consumo di corrente in circuiti
digitali CMOS è proporzionale al quadrato della tensione di
alimentazione.
Analogico
Il processamento di segnali analogici ha sempre avuto una
grande importanza, data la natura analogica dei fenomeni
naturali.
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128
Lucidi di Microelettronica Analogica
LV design
LV implica LP, LP non implica LV
La riduzione della tensione di alimentazione spesso
corrisponde ad una diminuzione del consumo di potenza.
Comunque un progetto LP può essere fatto anche con alte
tensioni di alimentazione.
Per prima cosa conviene quindi verificare le prestazioni dei
circuiti con basse alimentazioni. Se le prestazioni non sono
soddisfacenti allora si ricorre a soluzioni LV.
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LV design
Vincoli di progetto analogico LV
• Completa dinamica di ingresso.
• Completa dinamica di uscita.
•Transconduttanza
(o
caratteristiche
indipendente dal modo comune di ingresso.
più
generali)
Tali vincoli portano alla conclusione che nella progettazione LV
è essenziale fare un uso efficiente della tensione di
alimentazione a disposizione.
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129
Progettazione a bassa tensione
Classificazione dei circuiti LV
LV design
Al fine di poter classificare le diverse topologie circuitali, è più
utile una caratterizzazione in termini di tensioni gate-source e
tensioni di saturazione.
A tal proposito il termine low voltage è riferito a quei circuiti
capaci di operare con tensioni di alimentazione pari alla somma di
due tensioni gate-source e due tensioni di saturazione, cioè:
2(V gs Vdsat )
Val ,min
Quei circuiti che necessitano solamente di una minima tensione
di alimentazione, pari cioè a una tensione gate-source e una
tensione di saturazione, saranno considerati circuiti a bassissima
tensione (very low voltage). Per essi vale la relazione:
Val , min
Vgs Vdsat
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LV design
Caratteristiche del MOS in condizioni LV
La tensione gate-source è quindi un parametro molto importante da
controllare nel LV design.
STRONG INVERSION
Un transistor MOS opera in condizioni di strong inversion quando:
Vds ! Vgs VTh
si può scrivere
essendo
Vgs ,eff |
Vgs
VTh Vgs ,eff
2 L
Id
PCox W
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130
Lucidi di Microelettronica Analogica
LV design
STRONG INVERSION
Il valore di gm in condizioni di strong inversion è quindi:
gm
wI d
wVgs
PCox
W
Vgs ,eff
L
2 PCox
W
Id
L
gm
2Id
Vgs ,eff
Il gm è determinato dalla sua effettiva tensione gate-source. Più
grande è quest’ultima, più grande risulta la transconduttanza.
Non sempre è possibile ottenere un gm maggiore incrementando
Vgs,eff. Dopo tutto, incrementarla vuol dire richiedere una
maggiore tensione di alimentazione. Per evitare ciò, si può
aumentare il W/L o la corrente di drain, anche se in tal caso la
crescita del gm potrebbe essere modesta, data la sua dipendenza
con la radice quadrata da questi due parametri. In ogni caso,
l’effettiva tensione gate-source rimane la stessa, favorendo in
tal modo il funzionamento LV del circuito.
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LV design
WEAK INVERSION
Un transistor MOS opera in condizioni di weak inversion quando:
Vds ! (3 y 4)VT
Dalla relazione che fornisce
la corrente di drain:
si ricava:
Vgs ,eff
nVT ln
Id
Is
Vgs VTh
Id
gm
I se
nVT
Id
nVT
Se si richiede un più alto valore di gm, è possibile aumentare la
corrente di drain. Bisogna fare attenzione però al fatto che, se
essa cresce troppo, il dispositivo va in strong inversion. Inoltre,
sebbene un transistor possa essere mantenuto in weak inversion
incrementando il suo W/L, questo non è sempre permesso, poiché
un aumento delle dimensioni provoca un aumento delle capacità
parassite, con conseguente riduzione della banda.
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131
Progettazione a bassa tensione
LV design
Amplificatori LV
Nel progettare amplificatori per applicazioni LV si deve
porre particolare attenzione a:
• Riferimenti di corrente e tensione LV.
• Stadi di ingresso LV (Gm costante, rail-to-rail).
• Stadi di uscita LV (classe AB).
• Compensazione in frequenza per circuiti LV.
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LV design
Singolo stadio di ingresso differenziale
VDD
VSS Vcommon VDD Vdsat Vsgp
VDD
IBIAS
Vdsat
IBIAS1
VIN1
M1
VIN2
M2
Vsgp
M1
M2
VIN1
VO
R1
VSS
R2
VIN2
VO
M3
M4
VSS
VSS Vgsn VTh , p Vcommon VDD Vsgp Vdsat
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132
Lucidi di Microelettronica Analogica
LV design
Singolo stadio di ingresso folded cascoded
VDD
M9
IBIAS
M10
VB3
M7
VIN1
M1
M2
M8
VIN2
VO
VB2
M5
M6
VB1
M3
M4
VSS
VSS Vdsat Vcommon VDD Vsgp Vdsat
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LV design
Prestazioni degli amplificatori LV
Le prestazioni critiche per uno stadio di ingresso
di un amplificatore LV sono fondamentalmente:
• Offset
• CMRR
• Rumore
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133
Progettazione a bassa tensione
LV design
Prestazioni degli amplificatori LV
OFFSET: L’offset è dovuto a quelle situazioni di mismatch
(scostamento) che si verificano tra i transistor dello stadio di
ingresso.
Senza entrare troppo nel dettaglio, relativamente allo stadio di
ingresso “folded cascoded”, si può cercare di ridurre l’offset
rendendo:
x l’area dei transistor più larga possibile;
x l’effettiva tensione gate-source dei transistor di
ingresso più piccola possibile;
x il rapporto W/L dello specchio di corrente e dei
generatori di corrente più piccolo possibile.
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LV design
Prestazioni degli amplificatori LV
CMRR: Il rapporto di reiezione di modo comune CMRR è definito
come:
Ad
CMRR
Ac
E’ chiaro allora che uno stadio di ingresso ben progettato
pone molta attenzione all’aspetto tecnologico, basato su
un buon “matching” dei transistor .
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134
Lucidi di Microelettronica Analogica
Prestazioni degli amplificatori LV
LV design
RUMORE: per quanto riguarda il rumore, esso può essere
determinato esaminando il contributo di ciascun transistor al rumore
totale. E’ la somma di due termini: il rumore termico e il rumore
flicker. Si può minimizzare il rumore termico rendendo:
x il gm dei transistor di ingresso più alto possibile;
x il rapporto W/L dello specchio di corrente e dei generatori di
corrente più piccolo possibile;
mentre si può minimizzare il rumore flicker:
x rendendo l’area dei transistor di ingresso più grande possibile;
x rendendo la lunghezza dei transistor del current mirror e dei
generatori di corrente più grande possibile;
x attraverso l’uso di transistor di ingresso che presentino la più
piccola componente di rumore flicker, tipicamente dispositivi a
canale P.
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LV design
Stadi di ingresso di amplificatori
Caratteristiche
• Reiezione delle tensioni di modo comune (alto CMRR)
• Dinamica completa (rail-to-rail)
• Gm costante rispetto a variazioni del modo comune
• Basso rumore
• Basso offset
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135
Progettazione a bassa tensione
LV design
Stadio di ingresso rail-to-rail
VDD
R4
IBIAS1
R3
Vdsat
Vdsat
Vsgp
Vsgp
M1
VIN1
M2
+
VIN2
M4
M3
Vcm
=
Vcm
Vgsn
Vgsn
Vcm
IBIAS2
R1
Vdsat
R2
Vdsat
VSS
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LV design
Stadio di ingresso rail-to-rail
VDD
IBIAS1
R3
R4
Vdsat
Vdsat
Vsgp
M3
VIN1
M4
M1
Vsgp
VIN2
M2
+
=
Vgsn
Vgsn
Vcm
R1
IBIAS2
R2
Vdsat
Vcm
Vcm
Vcm
Vdsat
VSS
Se la tensione di alimentazione è troppo bassa si può
manifestare una zona intermedia di non funzionamento.
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136
Lucidi di Microelettronica Analogica
LV design
Stadio di ingresso folded cascoded rail-to-rail
VDD
IREF
M5
M6
VB3
M7
VIN1
M3
M1
IREF
VB2
M9
M2
M8
VO
VIN2
M4
M10
VB1
M11
M12
VSS
Consente la conversione da differential a single-ended.
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LV design
Stadi di ingresso con Gm costante
Uno stadio di ingresso rail-to-rail può essere polarizzato sia in weak
che in strong inversion. Se esso opera in weak inversion, allora la
transconduttanza totale è data da:
g mi ,weak
Ip
2n pVT
In strong inversion:
In
2nnVT
g mi , strong
I p In
I ref
§W ·
§W ·
¸ I p P n C ox ¨ ¸ I n
© L ¹p
© L ¹n
P p C ox ¨
I p In
2 I ref
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137
Progettazione a bassa tensione
LV design
Stadi di ingresso con Gm costante
VDD
IREF
M5
M6
VB3
M13
M3
VIN2
M4
M1
M14
VB1
M7
VIN1
M2
VB2
M9
M15
IB1
M8
VO
M10
IB2
VSS
ONE-TIME current mirror
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LV design
Stadi di ingresso con Gm costante
Andamento del Gm
in weak inversion
[Ref.7]
ONE-TIME current mirror
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138
Lucidi di Microelettronica Analogica
LV design
Stadi di ingresso con Gm costante
Andamento del Gm
in strong inversion:
variazione troppo
ampia
[Ref.7]
ONE-TIME current mirror
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LV design
Stadi di ingresso con Gm costante
VDD
1:3
M17
IREF
M18
M5
M6
VB3
M13
M7
VIN1
M3
M1
M16
M2
VB2
M9
M8
VO
M10
VB4
M15
M14
VB1
VIN2
M4
IREF
1:3
IB1
IB2
VSS
THREE-TIMES current mirrors
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139
Progettazione a bassa tensione
LV design
Stadi di ingresso con Gm costante
Andamento del Gm
in strong inversion
[Ref.7]
THREE-TIMES current mirrors
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Stadi di ingresso con Gm costante
con controllo in tensione
LV design
§W ·
§W ·
¸ I p P n C ox ¨ ¸ I n
© L ¹p
© L ¹n
P p C ox ¨
La relazione: g mi , strong
può essere scritta anche come:
g mi ,strong
§W ·
§W ·
¸ Vsgp,eff P n C ox ¨ ¸ V gsn,eff
L
© ¹p
© L ¹n
P p C ox ¨
Pertanto il controllo sul gm in strong inversion può essere effettuato
facendo appropriate considerazioni sulle effettive tensioni gatesource dei transistor di ingresso.
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140
Lucidi di Microelettronica Analogica
LV design
Stadi di ingresso con Gm costante
con controllo in tensione
Possiamo dire che il gm può essere reso costante mantenendo
costante la somma delle tensioni gate-source dei transistor di
ingresso, dal momento che il gm di un transistor MOS polarizzato
in strong inversion è proporzionale proprio alla sua Vgs. . Sarà
sufficiente garantire:
Vsgp,eff Vgsn,eff
a condizione di aver imposto:
Vref
§W ·
¸
© L ¹p
§W ·
¸
© L ¹n
Pp ¨
Pn ¨
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LV design
Stadi di ingresso con Gm costante
con controllo in tensione
VDD
M5
M6
M7
VIN1
VC
M3
M8
VB1
VIN2
M4
VB2
M9
VO
M10
M2
M1
IB1
IB2
VSS
VC
VTh,n VTh, p Vref
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141
Progettazione a bassa tensione
LV design
Stadi di ingresso con Gm costante
con controllo in tensione
Una possibile implementazione integrata del precedente schema è:
VDD
M17
M5
M13
M6
4IREF
M3
VIN1
M1
M15
M16
M7
M4
Z1
M2
M14
VB1
VIN2
VB2
M9
IB1
M8
VO
M10
IB2
VSS
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Stadi di ingresso con Gm costante
con controllo in tensione
LV design
Utilizzando il diodo Zener il Gm viene controllato piuttosto bene
[Ref.7]
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142
Lucidi di Microelettronica Analogica
LV design
Stadi di ingresso con Gm costante
con controllo in tensione
Volendo una implementazione a transistors:
VDD
M19
M5
M15
M6
4IREF
M3
M13
M14
M18
M16
M2
M8
VO
VIN2
M1
M17
VB1
M7
M4
VIN1
VB2
M9
IB1
M10
IB2
VSS
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Stadi di ingresso con Gm costante
con controllo in tensione
LV design
Utilizzando solo MOS si ottiene:
[Ref.7]
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143
Progettazione a bassa tensione
Stadi di uscita
LV design
Uno stadio di uscita ha il compito di condurre sul carico una certa
quantità della potenza con basso livello di distorsione. In
applicazioni LV questo deve essere ottenuto attraverso l’uso
efficiente della tensione di alimentazione e della corrente di
polarizzazione.
Per gli stadi di uscita LV, è di primaria importanza sapere qual è
la minima tensione di alimentazione a cui lo stadio è capace di
operare. Ovviamente, bisognerà determinare la tensione gatesource dei transistor di uscita, che può diventare relativamente
grande, in particolar modo quando lo stadio di uscita deve
pilotare alte correnti di segnale. Questa situazione impone un
limite inferiore alla minima tensione di alimentazione con la quale
lo stadio di uscita può funzionare.
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Stadi di uscita
LV design
Così come per gli stadi di ingresso, anche il range delle tensioni
di uscita deve essere più largo possibile, preferibilmente di
tipo rail-to-rail. Per ottenere questo si può connettere i
transistor di uscita nella configurazione a source comune.
Inoltre, un efficiente uso della corrente di polarizzazione
richiede un alto rapporto tra la massima corrente di segnale
che può essere condotta al carico e la corrente a riposo dallo
stadio di uscita. Questo può essere realizzato polarizzando i
transistor di uscita in classe AB.
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144
Lucidi di Microelettronica Analogica
Stadio di uscita a source comune
Si tratta di uno stadio in classe A, che necessita di una
tensione minima di alimentazione pari a:
VDD
IB1
V gso Vdsat
Val ,min
LV design
IB2
VO
VIN
M1
VSS
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Stadio di uscita rail-to-rail push-pull
+½ VDD
VIN1
M1
RL
VO
VIN2
M2
-½ VDD
LV design
Se le tensioni di ingresso si
presentano con un valore alto, allora
la corrente di drain del transistor
di uscita a canale N è maggiore di
quella del transistor di uscita a
canale P, e quindi lo stadio di uscita
tira (pull) corrente dal carico. Allo
stesso modo, per tensioni del
segnale di ingresso basse, è
maggiore la corrente di drain del
transistor a canale P e quindi lo
stadio di uscita spinge (push)
corrente sul carico.
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145
Progettazione a bassa tensione
LV design
Stadio di uscita in classe AB
In uno stadio di uscita rail-to-rail, la funzione di trasferimento
in classe AB può essere ottenuta mantenendo costante la
tensione tra i gate dei transistor di uscita.
VDD
VIN1
VSUP/2
M1
M1
VIN
VO
VAB
VIN2
VDD
M3
VO
IREF
M2
M2
VSS
VSUP/2
(a)
M4
VSS
(b)
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Stadio di uscita in classe AB
LV design
Affinché la relazione tra le correnti di push e di pull risulti
insensibile a variazioni di processo e della tensione di
alimentazione, la tensione Vab deve “inseguire” tali parametri.
Questo può essere ottenuto implementando Vab secondo lo
schema di figura (b), in cui la funzione del generatore Vab è svolta
dai due transistor M3-M4 connessi a diodo, polarizzati da una
corrente costante Iref, e dai due generatori di tensione costante,
ciascuno di valore pari a Vsup/2. In tal modo, la relazione tra la
corrente di push Id1 e la corrente di pull Id2 è data da:
Id1 Id 2
Id1 Id 2
Iq
2 I q in S.I. ;
2
in W.I.
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146
Lucidi di Microelettronica Analogica
Stadio di uscita in classe AB
LV design
Le correnti di uscita hanno un andamento tipo:
I quiescent
§W ·
¨ ¸
© L ¹1 I
ref
§W ·
¨ ¸
© L ¹3
[Ref.7]
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147
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
Compensazione in
frequenza per circuiti
Low-Voltage
149
Compensazione in frequenza per circuiti LV
LV design
Compensazione in frequenza
Un amplificatore deve essere in grado di operare
correttamente sotto diverse condizioni, legate soprattutto a
variazioni di carico, di processo e di temperatura.
L’amplificatore deve essere sempre stabile. Per ottenere la
stabilità, esso deve agire come un sistema a singolo polo per
tutto l’intervallo di frequenze in cui guadagna (cioè fino al GBW)
e in tutte le condizioni di polarizzazione dell’ingresso.
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LV design
Amplificatore a singolo stadio
AV
Un solo polo dominante: sicuramente stabile
Gain
VDD
[dB]
IB1
GBW
M1
f1
f1
Frequency [Hz]
1
2SRL C L
Il guadagno è però basso
AV
g m1 RL
RL
CL
VIN1
VSS
GBW
g m1
2SC L
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150
Lucidi di Microelettronica Analogica
LV design
Amplificatore a singolo stadio cascoded
Il transistor M2 introduce un polo
aggiuntivo. Tuttavia, tale polo cade
ad una frequenza molto alta,
tipicamente diverse centinaia di
MHz, per cui si può ritenere che tale
configurazione conservi l’aspetto
ideale di sistema ad un solo polo per
tutta la banda di funzionamento.
Il guadagno migliora
VDD
IB1
M2
M1
CL
Vb1
VSS
AV # g m 2 rds 2 g m1ro1
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LV design
Amplificatore a due stadi
In molte applicazioni il guadagno di un amplificatore a singolo
stadio è troppo basso, specialmente quando questo è caricato
con resistenze di valore relativamente piccolo.
In questi casi il guadagno dell’amplificatore deve essere
accresciuto utilizzando due stadi di guadagno, ciascuno dei quali
introduce un polo dominante nel suo nodo di uscita; quindi
l’amplificatore può essere visto come un sistema a due poli.
Chiaramente, per garantire la stabilità, l’amplificatore deve
agire come un sistema ad un polo. Questo può essere ottenuto
attraverso un’adeguata compensazione, realizzabile seguendo
diverse tecniche alcune delle quali verranno di seguito esposte.
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151
Compensazione in frequenza per circuiti LV
LV design
Compensazione parallela
La rete RPCP introduce uno zero nella funzione di trasferimento
dell’amplificatore che deve essere uguale (ovvero matched) al polo
di uscita. In questo modo il polo viene cancellato e l’amplificatore
assume il desiderato aspetto di sistema a singolo polo.
VDD
IB3
PROBLEMA: la
posizione del
polo da
cancellare
varia al variare
del carico
IB1
M1
CP
M2 M3
VIN
VREF
IB2
CL
RL
RP
VSS
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LV design
Compensazione alla MILLER
Realizza il pole splitting
VDD
IB3
IB1
M1
M2 M3
VIN
Senza compensazione i poli
sono alle frequenze
CM
RL
CL
1
2SRL C L
f1
VREF
f2
1
2Srds 3C gs1
IB2
VSS
f1 '
Introducendo la capacità CM
f1’>f1 ; f2’<f2
g m1
ª § C gs1 ·
º
¸ C gs1 »
2S «C L ¨¨1 C M ¸¹
«¬ ©
»¼
f2 '
1
2Srds 3 g m1RLCM
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152
Lucidi di Microelettronica Analogica
LV design
Cancellazione dello zero
VDD
IB3
IB1
CM
RM
M1
M2 M3
VIN
CL
RL
VREF
La compensazione alla
MILLER introduce un
indesiderato zero alle alte
frequenze, che può essere
cancellato grazie al gruppo
RMCM.
IB2
VSS
Per ottenere un’esatta
cancellazione deve aversi:
RM
1
g m1
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Compensazione cascoded MILLER
LV design
Il guadagno di un amplificatore a doppio stadio può essere aumentato
applicando una configurazione cascode. Se questo cascode è inserito
nel percorso di retroazione della capacità di Miller, l’amplificatore
sarà in grado di lavorare a frequenze molto più alte rispetto ad un
amplificatore con semplice “Miller splitting”.
VDD
IB3
IB1
CM
Il GBW è infatti superiore
GBW
M4
M2 M3
RL
VB
M1
VIN
IB2
VREF
CL
g m2
2SC M
IB4
VSS
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153
Compensazione in frequenza per circuiti LV
LV design
Compensazione nested cascoded MILLER
L’andamento ad alta frequenza di un amplificatore a doppio stadio
viene migliorato attraverso la configurazione “cascoded Miller”.
Bisogna però osservare che, in stadi di uscita in classe AB con un
alto rapporto tra la corrente di uscita e la corrente di riposo, la
transconduttanza varia enormemente, rendendo difficoltosa la
stabilizzazione del circuito.
Allora il transistor di uscita può essere meglio controllato
inserendo un’ulteriore capacità di Miller tra il drain e il gate di
quest’ultimo, come mostrato in figura.
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LV design
Compensazione nested cascoded MILLER
VDD
CM2
M4
M2 M3
VIN
IB2
g m2
2S C M 1 C M 2 GBW
IB1
IB3
CM1
RL
VB
VREF
Primo polo non
dominante
CL
M1
IB4
f1 '
CM 2 CM 1
CM 1
VSS
g m1
2S
C L C M 2 §¨¨1 ©
Viene aggiunto anche uno zero, che
migliora la stabilità del circuito per
larghe variazioni della
transconduttanza dello stadio di uscita.
fZ
1
2S
C gs1 ·
¸
C M 1 ¸¹
§ gm4 g m4 ·
¸¸
¨¨
© CM 2 CM 1 ¹
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154
Lucidi di Microelettronica Analogica
LV design
Compensazione nested MILLER
VDD
IB2
IB1
IB4
CM2
CM1
M1
M3 M2
RL
CL
M5 M4
VREF2
VIN
IB5
VREF1
IB3
VSS
Guadagno
AV
g m 4 rds 4 g m 2 rds 2 g m1RL
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Compensazione nested MILLER
LV design
I poli dell’amplificatore non compensato sono alle frequenze:
f1
1
2SRL C L
f2
1
2Srds 2Cgs1
f3
1
2Srds 4Cgs 2
L’inserimento della prima capacità di Miller produce lo spostamento dei
poli alle nuove frequenze:
f1 '
g m1
§ § C gs1 ·
·
¸¸ C gs1 ¸
2S ¨ C L ¨¨1 ¨
¸
© © CM 1 ¹
¹
f2 '
1
2Srds 2 g m1RLCM 1
f3 '
f3
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155
Compensazione in frequenza per circuiti LV
Compensazione nested MILLER
Z2'’
AV
Z2'
LV design
Z2
Z3
Gain
[dB]
Z3 '
Frequency [Hz]
Z3'’
Z1
La capacità di Miller CM1
sposta i poli nelle posizioni
Z' e Z'. Il terzo polo
rimane inalterato. Il nuovo
polo a Z' si viene a trovare
3dB al di sotto del GBW .
Z1'
Z1'’
Ora l’amplificatore complessivo si presenta come un sistema a
due poli (Z' e Z3'). Questi possono essere spostati con una
seconda capacità di Miller CM2.
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156
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
Progettazione a bassa potenza
(Low-Power)
157
Progettazione a bassa potenza
LP design
Perché progettare a bassa potenza ?
• Applicazione a sistemi portatili, alimentabili con batterie
a singola cella
Biomedicale
Sensor interface
• Circuiti VLSI ad alte prestazioni
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LP design
Come progettare a bassa potenza ?
LP = micropower (expressed in PW or PA)
I limiti di progettazione LP sono dovuti a : capacità
parassite; inefficienza (in corrente) dei circuiti
tradizionali che non sono ottimizzati per bassi consumi;
limitazioni sulla dinamica del segnale.
Perciò, il progetto LP deve essere caratterizzato da un
efficiente uso della corrente di alimentazione, ottenibile
attraverso l’uso di stadi di uscita in classe AB e opportune
tecniche di compensazione in frequenza.
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158
Lucidi di Microelettronica Analogica
LP design
LP digitale
• Ridurre la tensione di alimentazione Vdd (la potenza è
infatti proporzionale a Vdd2)
• Riprogettare le architetture tradizionali (parallelismo)
• Ottimizzare le prestazioni
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LP design
LP Analogico
Ridurre Vdd non necessariamente riduce la potenza.
Infatti, questa è fissata da SNR and GBW.
Usare modelli opportuni (in weak e moderate inversion) : EKV
(Enz, Krummenacher and Vittoz).
Capacità parassite
Limiti pratici LP
Cattiva polarizzazione
Compensazione in frequenza
Rumore
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159
Progettazione a bassa potenza
LP design
Tecnologia LP
CMOS
• Basse correnti a riposo
• Buone prestazioni anche con basse correnti
• Bassi costi
• Semplicità di progetto
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LP design
Strategie di progetto LP
La corrente a riposo negli stadi amplificatori determina le
seguenti prestazioni:
• Potenza a riposo
• Banda
• Guadagno DC
• Slew rate
Non conviene ridurla !!!
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160
Lucidi di Microelettronica Analogica
LP design
Strategie di progetto LP
ADAPTIVE BIASING
polarizzazione adattativa
VDD
Le topologie Adaptive Biasing
(AB) danno una corrente
aggiuntiva in presenza di segnale
differenziale di ingresso.
IN1
OUT
OTA
IN2
Tale corrente consente il
miglioramento delle prestazioni
dinamiche senza consumi
aggiuntivi.
I1
I2
VSS
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LP design
Topologie AB
A(I2-I1)
I2
I1
A
M1
M2
M3
Sottrattore di
corrente per AB Vittoz (1984)
W / L 4
W / L 3
M4
VDD
M11
M12
M3
M8
IN-
I1
I2
M4
M13
M14
M5
IN+
M1 M2
OUT
M15
M7
M16
M19
M17 M18
M20 M21
M22
Ip
M9
M10
M6
VSS
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161
Progettazione a bassa potenza
LP design
Topologie AB
Circuito di Hostica (1989)
VDD
M1
M5
M4
VIN-
M6
M12
VIN+
M7
M16 M17
VIN-
VIN+
M11
M2
M14
M13 M15
VOUT
M18
M10
M3
M8
M9
M20
M19
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LP design
AB topologies
Circuito di Yoon (1994)
VDD
M5
M4
M17
M16
M18
M3
VREF
M6
VIN+
M7
M15
M14
VIN-
M2
VOUT
M11
M1
VIN+
M8
M9
M10
M13
M12
M19
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162
Lucidi di Microelettronica Analogica
LP design
AB topologies
Circuito di G.Ferri (1996)
V1
VDD
V2
M2
M1
M4
M3
IOUT
M5
RLOAD
M6
VSS
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LP design
AB topologies
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163
Progettazione a bassa potenza
LP design
Circuiti AB
1
§W
KP ¨
2
© L
1
§W
KP ¨
2
© L
I d (M3 )
I d (M4 )
I out
·
2
¸ V2 V1 VThp ¹M 3
·
2
¸ V1 V2 VThp ¹M 4
A ˜ I d(M 3 ) I d (M 4 )
A
W / L M 6
W / L M 5
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LP design
Versione modificata
VDD
V1
V2
M2
M1
M3
Elimina il gap
centrale di 2 VTh
M8
M4
M7
RLOAD
IOUT
IDC
IDC
M5
M6
VSS
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164
Lucidi di Microelettronica Analogica
LP design
Circuiti AB
->
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LP design
Circuiti AB
V1
VOUT
AMPLIFIER
V2
IOUT
VD1
ADABIA
DUMMY
VD2
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165
Progettazione a bassa potenza
LP design
Circuiti AB
VDD
VD1
R1
VD2
M2
M1
R2
M3
M4
V2
V1
M8
RLOAD
M7
IDC
IOUT
IDC
M5
IDC
M6
M5
dummy
M6
adabia
VSS
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LP design
Circuiti AB
Possibile il controllo della corrente minima e massima
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166
Lucidi di Microelettronica Analogica
LP design
Applicazioni ai buffer
R
VIN+
R
VOUTIBIAS
R
VOUT+
VIN-
R
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LP design
Potenza nei buffer
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167
Progettazione a bassa potenza
LP design
Potenza vs. tempo (transitorio)
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168
Corso di Microelettronica
Prof. Giuseppe Ferri
Ing. Nicola Guerrini
Introduzione a SPICE
BSIM3v3 (Modello Spice)
169
Introduzione a SPICE
Spice
Simulation
Program for
Integrated
Circuits
Emulation (Emphasis)
Donald Pedersen
Università della California a Berkeley –
IEEE Medal of Honor
Oltre 100.000 copie in uso
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1959
Introduzione dei primi circuiti
integrati; Pedersen si occupò subito di IC, ma
l’idea su SPICE ebbe mille difficoltà: “never
wait for approval, just do it” (D. Pedersen)
Spice
1966
conversazione con uno studente
riguardo al progetto di un amplificatore;
esistevano due programmi per l’analisi della
risposta in frequenza, pieni di errori;
decise, dopo una scommessa di 5 USD, di
sviluppare SPICE
dapprima vi furono BIAS1, BIAS2 e
BIAS3
1970
poi …. Frank …. CANCER …… SPICE
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170
Lucidi di Microelettronica Analogica
Spice
1972
SPICE 1: distribuito come software
di dominio pubblico
Novità: Modelli per i dispositivi
1975
SPICE 2 (introduzione MNA al posto
della semplice analisi nodale)
1978
Tutte le compagnie che producevano
circuiti integrati scelgono SPICE
1985
SPICE 3
CADENCE e MENTOR introducono
1990
SPICE in Analog Workbench e Analog Artist
e Accusim rispettivamente
N.B. SPICE è usato per l’analogica, non per
il digitale.
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Spice
SPICE: Analisi del comportamento dei circuiti
attraverso modelli circuitali, equazioni
fondamentali ed algoritmi numerici.
MODELLO di un componente o di un dispositivo:
insieme di equazioni che ne descrivono il
comportamento nel “dominio” considerato.
Esempi: Resistenza V=R·I
Diodo
I
§ V
·
VT
¨
IS e 1¸
¨
¸
©
¹
Caratteristica statica
I / gd
V
dinamica
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171
Introduzione a SPICE
Spice
ACCURATEZZA del modello: è conseguenza del tipo di
modello; indica con che dettaglio il modello riproduce il
comportamento del dispositivo.
L’accuratezza dipende dagli elementi parassiti e del 2°
ordine;
dall’accuratezza dipendono i tempi di calcolo nei circuiti
molto complessi.
Nei dispositivi i parametri del modello sono legati ai
processi di fabbricazione del circuito integrato.
R1
1
2
R2
Vin
0
<Titolo>
VIN 1 0 5V
R1 1 2 1k
R2 2 0 1k
descrizione circuito +
quali variabili +
valori delle variabili
0
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Spice
Variabili:
R
V
I
G
E
F
H
C
L
Q
M
J
resistenza
generatore di tensione indipendente
generatore di corrente indipendente
generatore di corrente controllato in tensione
generatore di tensione controllato in tensione
generatore di corrente controllato in corrente
generatore di tensione controllato in corrente
capacità
induttanza
transistor bipolare
transistor a MOS
transistor a JFET
Prefissi: K (1000), M(0.001), MEG (1000000), ...
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172
Lucidi di Microelettronica Analogica
Spice
RICHIESTA DI SIMULAZIONE
.OP
.TRAN
.DC
.AC
operating point (punto di lavoro)
transitorio (analisi nel tempo)
Sweep DC
risposta in frequenza
Conversione del disegno del circuito (schematic entry)
NETLIST -> Analisi “SPICE” -> Soluzione GLOBALE della rete
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Spice
PRESENTAZIONE DEI RISULTATI
(anche solo parziale)
PROBE: interfaccia grafica
ACCURATEZZA: Numero di punti (legato alla velocità di “RUN”)
CORRENTI NEI RAMI
TENSIONI NEI NODI
.TRAN (nel tempo)
.DC (in tensione o corrente)
.AC (in frequenza)
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173
Introduzione a SPICE
BSIM3v3
BSIM3v3 (Modello Spice)
Il modello BSIM3v3 è basato sulla soluzione
dell’equazione di Poisson con
approssimazione di canale lineare e analisi
coerente quasi-2D. Si tiene conto degli
effetti della geometria del dispositivo e dei
parametri di processo.
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BSIM3v3
BSIM3v3 (Modello Spice)
Si considerano, tra gli altri, i seguenti fenomeni nei MOS :
- Effetto di canale stretto e corto sulla VTh
- Drogaggio non uniforme nelle direzioni laterali e verticali
- Riduzione della mobilità dovuta a campo verticale
- Effetto di carica del substrato
- Velocity saturation
- Modulazione della lunghezza del canale
- Effetto body nelle correnti di substrato
- Conduzione sotto-soglia
- Resistenze parassite al drain e al source
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174
Lucidi di Microelettronica Analogica
BSIM3v3
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BSIM3v3
Strong inversion:
Subthreshold:
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175
Introduzione a SPICE
Capacitance modelling
BSIM3v3
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BSIM3v3
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176
Lucidi di Microelettronica Analogica
BSIM3v3
Corso di Microelettronica - Prof. Giuseppe Ferri - Ing. Nicola Guerrini
BSIM3v3
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177
Introduzione a SPICE
BSIM3v3
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BSIM3v3
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178
Lucidi di Microelettronica Analogica
BSIM3v3
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179
ESERCITAZIONI
ESERCITAZIONE 1
La prima esercitazione ha lo scopo di prendere familiarità con il
simulatore circuitale SPICE e con le sue diverse opzioni. Il circuito
oggetto di questa esercitazione è riportato in fig. 1.
VDD
RD
M1
VOUT
VIN
Fig.1 – Configurazione a source comune
Si tratta di un semplice circuito a source comune, del quale va
calcolato il guadagno dopo aver operato una corretta polarizzazione.
SPICE compie un’analisi sul circuito: deve essere noto il valore di
tutti gli elementi presenti nel circuito stesso. Le variabili da impostare
prima di procedere con le simulazioni sono:
x
x
x
x
Tensione di alimentazione VDD
Dimensioni del transistor MOS M1 (W ed L)
Resistenza RD
Generatore di ingresso VIN
Le dimensioni del transistor vanno regolate in base alla tecnologia
utilizzata. Ad esempio se si impiega una tecnologia 0.35Pm non è
possibile avere lunghezze di canale L (lo stesso vale per W) minori di
tale valore. Inoltre valori di W superiori a 1000Pm non sono
consigliabili. Il generatore di ingresso può essere di tipo VAC, VDC o
VSIN. Il valore della componente DC tra gate e source deve essere
sempre specificato. Il lavoro prosegue poi nel seguente modo:
1. BIAS POINT: ci permette di verificare il punto di lavoro del
transistor. Esso dipende dalla tensione di ingresso.
183
Esercitazioni SPICE
2. DC SWEEP: una volta accertato che il transistor funzioni
correttamente, si fa variare la tensione continua di ingresso VDC in
modo da poter analizzare la risposta del circuito.
In questo caso si ha una risposta che presenta un tratto centrale ad
elevata pendenza negativa (che rappresenta il guadagno a bassa
frequenza) e due tratti laterali a pendenza pressochè nulla. Per poter
funzionare come amplificatore il circuito deve essere polarizzato nella
zona a massima pendenza. Pertanto, se necessario, si deve ritornare
alla simulazione relativa al punto di lavoro per modificarlo
opportunamente.
3. AC SWEEP: verifica della risposta in frequenza, in questo caso è
necessario un generatore di tipo VAC.
E’ buona norma collegare all’uscita del circuito un condensatore di
carico (con un valore compreso tra 2 e 5 pF), in modo da poter
valutare le prestazioni in condizioni più vicine a quelle di reale
utilizzo.
La simulazione AC SWEEP permette di valutare il guadagno di
piccolo segnale (il cui valore è in teoria uguale a quello determinato
con la DC sweep), il GBW, il PM e quindi la stabilità del circuito.
Leggendo i dati riportati nel file di output fornito ad ogni simulazione
da SPICE, si può inoltre verificare la rispondenza dei risultati ottenuti
con le previsioni teoriche.
4. TRANSIENT: il circuito può essere valutato anche nel dominio del
tempo. Attraverso un generatore di tipo VSIN si impone un ingresso
sinusoidale, regolandone ampiezza, offset (valore della componente
continua) e frequenza. Si ricordi di fissare la frequenza in base alla
banda passante calcolata nella simulazione in AC. In questo modo è
possibile valutare la risposta reale del circuito ed è inoltre possibile
calcolare la THD (distorsione armonica) che esso induce sul segnale.
Seguendo la procedura riportata sopra, un circuito amplificatore viene
caratterizzato in tempi estremamente rapidi. E’ inoltre facile apportare
ai componenti (sia attivi che passivi) le opportune modifiche per
soddisfare eventuali specifiche assegnate (ad esempio variare le
dimensioni del MOS o cambiare RD).
In questa e nelle seguenti esercitazioni lo studente dovrà impostare ed
effettuare le simulazioni, secondo il piano di lavoro appena presentato,
in modo da valutare le prestazioni richieste.
184
Esercitazioni di Microelettronica Analogica
ESERCITAZIONE 2
Dopo aver preso confidenza con il programma di simulazione
SPICE, si può iniziare ad analizzare i circuiti svolti a lezione.
L’oggetto di questa esercitazione sono gli specchi di corrente,
iniziando da quelli più semplici riportati in fig.2.
VDD
VDD
M1
R
Iout
Irif
M1
M2
M2
Iout
Irif
R
Fig.2 – Semplici specchi di corrente
Le variabili da impostare prima di procedere con le simulazioni sono:
x Tensione di alimentazione VDD
x Dimensioni dei transistor M1 ed M2 (W ed L)
x Resistenza R
L’obiettivo è quello di ottenere una corrente di uscita Iout uguale a
quella di riferimento Irif. Provate a stabilire (e poi a variare) una
corrente di uscita avente un valore nel range deiPA. Per poter valutare
le due correnti, è necessario inserire un carico sul drain del transistor
M2. Una resistenza (che possiamo chiamare RL) andrà benissimo.
Essendo lo specchio di corrente un dispositivo che rende disponibile
una corrente continua, il suo funzionamento può essere verificato
attraverso simulazioni BIAS POINT. Le prestazioni dello specchio
devono essere valutare in diverse situazioni:
185
Esercitazioni SPICE
x
x
x
x
x
x
x
(W/L)M1=(W/L)M2
(W/L)M1>(W/L)M2
(W/L)M1<(W/L)M2
RL=R
RL>R
RL<R
Al variare della VDD
Dal momento che, come evidenziato dalle simulazioni, le prestazioni
dello specchio semplice non sono sempre ottimali, alcune migliorate
topologie sono state proposte. I risultati ottenuti con in circuiti di fig.2
possono essere confrontate con quelli relativi ai circuiti di fig.3,4,5,6.
VDD
M2
R
Irif
M3
M1
Iout
Irif
M3
Iout
M1
R
M2
Fig.3 – Specchi di corrente Wilson
VDD
M2
R
Irif
M4
M1
Iout
M3
M4
M3
Irif
Iout
M1
M2
R
Fig.4 – Specchi di corrente Wilson migliorati
186
Esercitazioni di Microelettronica Analogica
VDD
R
Irif
M4
Iout
M3
M2
M1
M4
M3
Irif
M1
M2
Iout
R
Fig.5 – Specchi di corrente cascode
VDD
R
Irif
M4
Iout
M3
M2
M1
M4
M3
Irif
M1
M2
Iout
R
Fig.6 – Specchi di corrente low-voltage cascode
187
Esercitazioni SPICE
ESERCITAZIONE 3
Gli specchi di corrente visti nella precedente esercitazione servono,
come già ricordato, ad ottenere le correnti di polarizzazione necessarie
per il funzionamento dei più diversi circuiti microelettronici. Tra
questi, uno dei più importanti è rappresentato dalla coppia
differenziale. L’obiettivo di questa terza esercitazione è quindi quello
di verificare le prestazioni (guadagno, banda, offset, ecc.) di una
coppia differenziale, utilizzando sia carichi passivi (resistenze) che
attivi (specchi di corrente). I MOS di ingresso possono essere a canale
n o a canale p. La scelta del tipo di MOS comporta una differente
scelta delle tensioni di polarizzazione di ingresso.
VDD
R2
R1
VIN1
M1
VIN2
M2
Vout
CL
Irif
IB
M3
M4
VSS
Fig.7 – Coppia differenziale a nMOS con carico passivo
M4
VDD
M3
IB
Irif
VIN1
R1
M1
VIN2
M2
CL
Vout
R2
VSS
Fig.8 – Coppia differenziale a pMOS con carico passivo
Le variabili da impostare prima di procedere con le simulazioni sono:
188
Esercitazioni di Microelettronica Analogica
x
x
x
x
x
Tensione di alimentazione VDD
Dimensioni dei transistor MOS M1 ed M2 (W ed L)
Valore delle resistenze R1 ed R2
Valore del condensatore di carico CL
Generatori di ingresso VIN1 e VIN2
Naturalmente i valori delle grandezze da impostare devono essere
scelti con criterio. Ad esempio, il rapporto W/L relativo ai MOS M1
ed M2 non può essere troppo piccolo se si vuole ottenere un buon
guadagno. Allo stesso modo, la corrente IB va regolata in funzione
delle esigenze di guadagno, banda passante, ecc...
Il lavoro prosegue poi nel modo indicato nella prima esercitazione.
1. BIAS POINT: verifica del punto di lavoro dei transistor.
2. DC SWEEP: una volta accertata la corretta polarizzazione della
coppia differenziale si fa variare una tensione continua di ingresso, ad
esempio VIN1 (VIN2) mantenendo l’altro morsetto VIN2 (VIN1) a
potenziale costante.
La risposta che otteniamo è quella tipica di un circuito amplificatore,
che presenta un tratto centrale ad elevata pendenza e due tratti laterali
a pendenza pressochè nulla. Il passaggio da un livello di saturazione
(in uscita) all’altro presuppone che, per un certo valore del segnale di
ingresso variabile VIN1 (VIN2), la tensione di uscita valga (VDD-VSS)/2.
Tale valore, in caso di alimentazione duale, coincide con il potenziale
di massa. In un circuito ideale si ha che Vout=(VDD-VSS)/2 quando
VIN1=VIN2. In realtà questa condizione viene soddisfatta per VIN1=VIN2
r 'V. Il valore di 'V non è altro che l’offset in tensione del circuito
amplificatore.
Per poter funzionare come amplificatore il circuito deve essere
polarizzato nella zona a massima pendenza. Pertanto, se necessario, si
deve ritornare al punto di lavoro e modificarlo opportunamente.
3. AC SWEEP: verifica della risposta in frequenza, in questo caso è
necessario un generatore di tipo VAC.
La simulazione AC SWEEP permette di valutare il guadagno di
piccolo segnale, il GBW e il PM. Leggendo i dati riportati nel file di
output fornito ad ogni simulazione da SPICE, possiamo inoltre
verificare la rispondenza dei risultati ottenuti con le previsioni
189
Esercitazioni SPICE
teoriche. Sappiamo infatti che il guadagno di una coppia differenziale
è legato al gm dei transistor della coppia stessa ed alla resistenza di
uscita del circuito.
4. TRANSIENT: anche in questo caso le prestazioni ottenute con le
precedenti simulazioni devono essere verificate con opportune
simulazioni nel dominio del tempo.
Lo studio effettuato sui circuiti di fig.7 e 8 può essere poi replicato per
analizzare la risposta di una coppia differenziale con carico attivo (fig.
9 e 10) e confrontarla con quella precedente.
E’ infine possibile analizzare le prestazioni di altri OTA sostituendo lo
schema dell’OTA semplice (coppia differenziale) con un OTA
simmetrico o di Miller.
VDD
M3
M4
VIN1
M1
M2
VIN2
Vout
CL
Irif
IB
M5
M6
VSS
Fig.9 – Coppia differenziale a nMOS con carico attivo
M4
VDD
M3
IB
Irif
VIN1
M4
M1
M2
VIN2
CL
M4
VSS
Fig.10 – Coppia differenziale a pMOS con carico attivo
190
Vout
Esercitazioni di Microelettronica Analogica
ESERCITAZIONE 4
Questa esercitazione mette insieme i risultati delle esercitazioni 1 e
2 per progettare un source comune (o inverter) con carico attivo
(fig.11). Si consideri un source comune e si sostituisca al carico
passivo (resistenza) uno specchio di corrente (vedi esercitazione n.2).
Si ripetano quindi le simulazioni effettuate nel caso della prima
esercitazione analizzando le differenze e i probabili miglioramenti,
soprattutto nei valori del guadagno in tensione.
VDD
VDD
MB
M1
M2
VIN
Ibias
Ibias
M1
VOUT
MB
VIN
M2
(a)
VOUT
(b)
Fig.11 – Inverter con carico attivo
Ripetere infine le stesse simulazioni per un source follower (fig.12). In
questo caso il guadagno in tensione è non invertente e inferiore a uno.
VDD
VDD
M1
MB
VIN
M2
Ibias
Ibias
MB
M2
VOUT
M1
VOUT
VIN
Fig.12 – Source follower
In questa esercitazione si faccia molta attenzione al valore di
tensione di ingresso DC che viene inserito: esso deve consentire un
funzionamento dell’amplificatore in zona lineare.
191
Esercitazioni SPICE
ESERCITAZIONE 5
Questa esercitazione riguarda il progetto di circuiti a bassa tensione
di alimentazione. Nelle precedenti esercitazioni un tipico valore
dell’alimentazione è di 3 V.
Si analizzino quindi i precedenti schemi circuitali dove la VDD va
gradualmente dimunuita fino al valore di 1.5 o 1.2 V. Nel caso di
alimentazione duale i precedenti valori sono ovviamente r0.75 e r0.6
V. Tali valori sono spesso usati per circuiti low-voltage.
Per i circuiti in esame, oltre a calcolarne le tipiche prestazioni (tra cui
la potenza dissipata), determinare la minima tensione di alimentazione
che garantisca un corretto funzionamento del circuito stesso.
192
Esercitazioni di Microelettronica Analogica
ESERCITAZIONE 6
Progettare i due seguenti schemi di CCII:
Vdd
I B ia s 1
M 5
M 1
M 7
M 3
Z
X
Y
M 4
M 2
I B ia s 2
M 8
M 6
V ss
Fig.13 – CCII di base
M7
M4
M3
VA
M2
M5
M1
X
Z
Y
IBIAS1
-
M6
M8
Fig.14 – CCII basato su coppia differenziale
Determinare le caratteristiche DC in tensione e corrente e le
impedenze parassite dei due schemi, secondo la seguente procedura.
BIAS POINT: come sempre la prima verifica da fare è quella relativa
al punto di lavoro del circuito da analizzare. Date le caratteristiche del
CCII è chiaro che in DC la tensione presente al nodo X deve essere
uguale a quella imposta al nodo Y. L’eventuale differenza rappresenta
l’offset del CCII. Si deve agire sul dimensionamento dei componenti
in modo da minimizzare tale offset.
A questo punto devono essere valutate le prestazioni del CCII in
esame. Innanzi tutto devono essere calcolati i coefficienti D e E,
rispettivamente guadagno in tensione e guadagno in corrente. E’
193
Esercitazioni SPICE
chiaro che tali parametri possono essere valutati sia in DC che in AC.
La cosa migliore è effettuare entrambe le verifiche.
DC SWEEP: lasciando il terminale X floating, si colleghi un
generatore DC al nodo Y e se ne vari il valore da VSS a VDD. Si valuti
quindi la corrispondente tensione continua al nodo X. Dal confronto
tra i due grafici ricaviamo tre informazioni:
1. Dinamica di segnale a vuoto
2. Eventuale offset
3. Parametro D in DC
Infatti se, all’interno del range dinamico, la pendenza del grafico della
tensione al nodo X non coincide perfettamente con quella del nodo Y,
è chiaro che il valore di DDC è diverso da 1.
Collegando ai nodi X e Z due carichi resistivi è possibile valutare:
1.
2.
3.
4.
Dinamica in tensione con carico
Dinamica in corrente
Offset di corrente
Parametro E in DC
Per quanto riguarda questa seconda prova valgono considerazioni
analoghe a quelle fatte in precedenza.
AC SWEEP: le due prove effettuate in DC (a vuoto e con carico)
devono essere effettuate anche nel dominio della frequenza. Con la
prova a vuoto valutiamo:
1. Banda passante in tensione a vuoto
2. Parametro D in AC
Qualora la tensione sul nodo X risulti, per alcune frequenze, maggiore
di quella al nodo Y (ovvero simile alla risposta con “picco” di un
circuito risonante), il CCII deve essere compensato.
Collegando due carichi ai nodi X e Z si determinino quindi:
194
Esercitazioni di Microelettronica Analogica
1. Banda passante in tensione con carico
2. Banda passante in corrente
3. Parametro E in AC
Se le simulazioni in DC non evidenziano differenze rilevanti si
assumono, come parametri caratteristici del CCII in esame, quelli
ottenuti con la prova in AC.
Sempre nel dominio della frequenza vengono effettuate le simulazioni
che permettono la valutazione delle impedenze parassite.
Impedenza al nodo Y: il nodo Y è un nodo “in tensione”, che deve
presentare una elevata impedenza di ingresso. La sua determinazione
avviene lasciando floating i nodi X e Z e collegando un generatore AC
al nodo Y stesso. Il rapporto VY/IY ci dà l’impedenza parassita. Nel
caso in cui il nodo Y sia collegato solo al gate di un MOS, tale
impedenza sarà puramente capacitiva.
Impedenza al nodo X: il nodo X è un nodo a bassa impedenza, che
rappresenta una uscita in tensione ed un ingresso in corrente per il
CCII. La valutazione dell’impedenza parassita può essere fatta
collegando il nodo Y ad un potenziale fisso (solitamente pari ad un
valore al centro della dinamica) e ponendo in ingresso al nodo X un
generatore IAC. Il rapporto VX/IX fornisce l’impedenza parassita. A
seconda dello stadio di uscita utilizzato essa può essere resistivacapacitiva o resistiva-induttiva-capacitiva.
Impedenza al nodo Z: l’impedenza parassita al nodo Z viene valutata
con un procedimento analogo a quello visto per la ZX. Il nodo Y viene
infatti collegato allo stesso potenziale costante, al nodo Z viene
applicato un generatore di corrente IAC, mentre il nodo X viene
lasciato floating. Il rapporto VZ/IZ fornisce l’impedenza parassita
richiesta. Solitamente essa è di tipo resistivo-capacitivo.
195
Esercitazioni SPICE
ESERCITAZIONE 7
Utilizzare il CCII di fig.14 per realizzare alcuni circuiti analogici di
base: amplificatori di tensione e corrente, derivatori, integratori.
Nel corso di queste verifiche porre particolare attenzione all’effetto
delle impedenze parassite sui risultati ottenuti.
196
Esercitazioni di Microelettronica Analogica
ESERCITAZIONE 8
Nei due schemi seguenti di circuiti a polarizzazione adattativa,
applicare una tensione a uno dei due morsetti di ingresso e fissare
sull’altro una tensione costante di riferimento (attenzione: il valore di
questa tensione di riferimento non necessariamente è a metà
dell’alimentazione; eventualmente variarlo fino al raggiungimento di
simulazioni ottimali). Collegare RLOAD all’alimentazione e verificare,
tramite DC sweep, che al variare dell’ingresso la corrente di uscita
varia secondo la polarizzazione adattativa. Analizzare le differenze nei
due schemi variando il W/L dei MOS di ingresso; nel secondo, variare
la corrente minima IDC. Infine sostituire RLOAD con un OTA a piacere e
verificare l’effetto della polarizzazione adattativa sulle caratteristiche
di quest’ultimo.
VDD
V1
M1
V2
M2
M4
M3
RLOAD
IOUT
M5
M6
VSS
Fig.15 – Schema di base di polarizzazione adattativa
VDD
V1
M1
V2
M2
M3
M8
M4
M7
RLOAD
IOUT
IDC
IDC
M5
M6
VSS
Fig.16 – Schema migliorato di polarizzazione adattativa
197
Bibliografia
[1] F. Maloberti, Analog design for CMOS VLSI systems, Kluwer
Academic Publisher, 2001.
[2] A. S. Sedra, K. C. Smith, Circuiti per la microelettronica, Edizioni
Ingegneria 2000, 1994.
[3] N. H. E. Weste, K. Eshraghian, Principles of CMOS VLSI design,
Addison Wesley Publishing Company, 1993.
[4] A. D’Amico, B. De Santis, M. Faccio, G. Ferri, R. A. Lawes, G.
Vento, I processi litografici nelle tecnologie microelettroniche, Fisica
e Tecnologia, vol. 13, nr. 4, Ottobre 1991, pp. 187-236.
[5] K. Laker, W. Sansen, Design of analog integrated circuits and
systems, Mc Graw - Hill, 1994.
[6] G. Ferri, N. Guerrini, Low voltage low power CMOS current
conveyors, Kluwer Academic Publisher, 2003.
[7] R. Hogerworst, Design of low voltage low power CMOS
operational amplifier cells, Delft University Press, 1996.
AREE SCIENTIFICO–DISCIPLINARI
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