Lezione XV
Bandgap references (II)
Generazione di bandgap
R2
R1
U1
R3
Q1
A
VR3 R3 I 2 VT ln(n)
V VBE 2 VT ln(n)
Q2
nA
VOUT
R2
VBE 2 1 VT ln(n)
R3
Problemi di progetto
Il circuito appena visto, pur funzionante, presenta alcune
peculiarità da tenere in conto per quanto riguarda la sua
progettazione:
1.
2.
3.
4.
5.
6.
Compatibilità con il processo CMOS
Variazione della corrente di collettore con T
Tensioni di offset dell’amplificatore operazionale
Stabilità della rete di retroazione
Dipendenza di TC dalla temperatura
Dipendenza dalla alimentazione e start-up
Compatibilità
In un processo CMOS con tecnologia n-well è possibile realizzare dei transistori
pnp vericali. La n-well con il suo contatto di body agisce da base mentre
l’emettitore lo si realizza con la diffusione di source (o drain).
Il collettore coincide con il substrato, quindi per definizione, sarà collegato a
massa
E’ dunque necessario modificare il circuito per realizzarlo con transistori pnp
aventi il terminale di collettore connesso al potenziale più basso
Compatibilità 2
La modifica è banale.
R1
R2
Basterà sostituire ai BJT
U1
npn connessi a diodo
l’equivalente pnp
È facile convincersi che
V VEB1
V VEB 2 VEB
R3
PNP
Q1
PNP
Q2
Problemi di progetto
Il circuito appena visto, pur funzionante,
presenta alcune peculiarità da tenere in conto
per quanto riguarda la sua progettazione:
1.
2.
3.
4.
5.
6.
Compatibilità con il processo CMOS
Variazione della corrente di collettore con T
Tensioni di offset dell’amplificatore operazionale
Stabilità della rete di retroazione
Dipendenza di TC dalla temperatura
Dipendenza dalla alimentazione e start-up
Problemi
Per i transistor Q1 e Q2 abbiamo
calcolato il valore di TC a corrente di
collettore costante.
Nel circuito che stiamo considerando
è facile convincersi che la corrente è
invece proporzionale alla temperatura
(PTAT)
Infatti
Ic1,2=ΔVR3/R3=VT ln n/R3
Sarà necessario includere anche la
variazione ∂IC/∂T
R1
R2
U1
R3
PNP
Q1
PNP
Q2
Valutazione
Cosa accade nel calcolo di TC se dobbiamo
includere anche le variazioni di Ic con la
temperatura?
1 I C 1 I S
VBE VT I c
ln I c I s VT I c
ln VT
ln VT
T
T I s
T
T I s
I C T I S T
1 I C
1 k
1 k
k
1 I C k VT
ln n
ln n
VT
I C T R3 I C q
VT ln n q
qVT
I C T q T
VBE VBE 3 m VT E g q
1.5mV/K
T
T
Problemi di progetto
Il circuito appena visto, pur funzionante,
presenta alcune peculiarità da tenere in conto
per quanto riguarda la sua progettazione:
1.
2.
3.
4.
5.
6.
Compatibilità con il processo CMOS
Variazione della corrente di collettore
Tensioni di offset dell’amplificatore
operazionale
Stabilità della rete di retroazione
Dipendenza di TC dalla temperatura
Dipendenza dalla alimentazione e start-up
L’offset degli operazionali
A causa delle asimmetrie tra i lati
dell’amplificatore differenziale di
ingresso, a tensione differenziale di
ingresso nulla la tensione differenziale di
uscita è diversa da zero
Si definisce tensione di offset la tensione
differenziale VOS che bisogna applicare
all’ingresso dell’operazionale in maniera
che la sua uscita sia nulla
Effetto di VOS
R1
Vx
R2
U1
Vy
R3
Vos
VBE1 VOS VBE 2 R3 I C 2
VBE1 VOS VBE 2
I
C2
R3
V R3 I C 2 VBE 2 VOUT R2 I C 2
VOUT VBE 2 R3 R2 I C 2
VOUT VBE 2 R3 R2
PNP
Q1
PNP
Q2
VBE1 VOS VBE 2
R3
R
VOUT VBE 2 1 2 VT ln n VOS
R3
R
V0,OUT 1 2 VOS
R3
Riepilogando
La presenza di un offset non nullo provoca un
errore nella determinazione di Vref
Quest’errore viene amplificato dal fattore
(1+R2/R3)
Notiamo il compromesso tra la necessità di
avere tale fattore elevato per non avere
dimensioni eccessive nelle aree dei BJT e
minimizzare l’errore dovuto all’offset
Infine la tensione di offset stessa varia con la
temperatura e quindi provoca un aumento della
curvatura di Vref(T)
Soluzioni
Esistono diversi metodi per diminuire l’effetto
della tensione di offset
Innanzitutto per minimizzare VOS si possono
scegliere dispositivi di grandi dimensioni per la
realizzazione dell’operazionale
Si può introdurre un ulteriore fattore di scala m tra
le correnti in maniera che ΔVBE=VT ln (nm)
Possiamo poi utilizzare più transistori in serie tra
loro (non è possibile però in un processo CMOS)
Implementazione circuitale
Il circuito implementa le ultime due
soluzioni
Il fattore m tra le resistenze si
tramuta in un fattore di scala m tra
le correnti
Un problema può nascere per
operazionali low-voltage che non
possono generare 2.5V in uscita
VBE 2VT ln( nm)
VOUT
R2
VBE 2 VBE 4 1 2VT ln mn VOS
R3
R1=R
R2=mR
U1
R3
PNP
Q3
PNP
Q4
PNP
Q1
PNP
Q2
Vos
In tecnologia CMOS
Dal momento che i collettori di Q3 e Q4 non sono connessi a massa, l’ultima
realizzazione vista non è implementabile in tecnologia CMOS.
Cerchiamo una modifica del circuito implementabile in un processo n-well
Un BJT connesso a diodo viene sostituito con uno stadio a collettore comune
Vdd
Vdd
La polarizzazione viene fatta con dei MOSFET anziché con dei resistori
Vb
PMOS
Vb
PMOS
M1
Vdd
M1
Vb
PNP
PNP
Q2
PNP
PNP
Q2
Q2
PNP
PNP
Q1
Q1
PNP
Q1
PNP
Q1
M2
PMOS
M1
PNP
M2
PNP
Q2
Q2
PNP
Q2
PNP
PNP
Q1
Q1
PMOS
M2
PMOS
Q2
PNP
Q2
PMOS
PNP
Q2
PNP
PNP
Q1
PNP
Q1
Q1
Il circuito completo
Vout
Vdd
M2
M4
M3
M1
U1
Vout
R1
R
R2
R
PNP
Q2
PNP
Q1
PNP
Q4
PNP
Q3
Problemi di progetto
Il circuito appena visto, pur funzionante,
presenta alcune peculiarità da tenere in conto
per quanto riguarda la sua progettazione:
1.
2.
3.
4.
5.
6.
Compatibilità con il processo CMOS
Variazione della corrente di collettore
Tensioni di offset dell’amplificatore
operazionale
Stabilità della rete di retroazione
Dipendenza di TC dalla temperatura
Dipendenza dalla alimentazione e start-up
Stabilità
Il circuito presenta
due anelli di
retroazione
Il primo, negativo,
include R2, R3 e
1/gm2, la resistenza
vista dall’emettitore
di Q2
Il secondo, positivo,
include R1 e 1/gm1
R1
R2
U1
R3
PNP
Q1
PNP
Q2
Valutazione di βN e βP
Per garantire che il circuito sia stabile nel transitorio di
accensione e raggiunga proprio il valore di tensione di
uscita desiderato bisogna assicurare che
βN > βP, è dunque conveniente valutare queste due
grandezze
Nella pratica basterà prendere βN circa 3-4 volte βP
1 g m 2 R3
N
1 g m 2 R3 R2
1 g m1
P
1 g m1 R1
Problemi di progetto
Il circuito appena visto, pur funzionante,
presenta alcune peculiarità da tenere in conto
per quanto riguarda la sua progettazione:
1.
2.
3.
4.
5.
6.
Compatibilità con il processo CMOS
Variazione della corrente di collettore
Tensioni di offset dell’amplificatore
operazionale
Stabilità della rete di retroazione
Dipendenza di TC dalla temperatura
Dipendenza dalla alimentazione e start-up
Correzione della curvatura
Esistono molte tecniche di
correzione della curvatura Vref(T)
proposte per circuiti bipolari
Purtroppo nessuna di queste
tecniche è utilizzata nella tecnologia
CMOS dal momento che, a causa di
variazioni di processo ed elevati
offset presenti nei circuiti, i valori di
Vref ottenibili esibiscono una
variabilità che non si riesce a
correggere con tecniche circuitali
Vref
10
T0
T
10
T0
T
Vref
Problemi di progetto
Il circuito appena visto, pur funzionante,
presenta alcune peculiarità da tenere in conto
per quanto riguarda la sua progettazione:
1.
2.
3.
4.
5.
6.
Compatibilità con il processo CMOS
Variazione della corrente di collettore
Tensioni di offset dell’amplificatore
operazionale
Stabilità della rete di retroazione
Dipendenza di TC dalla temperatura
Dipendenza dalla alimentazione e start-up
Problemi di accensione
Il circuito è relativamente immune alle variazioni
di Vdd finché il guadagno d’anello
dell’amplificatore operazionale rimane elevato
La reiezione alle variazioni di alimentazione
(PSRR) degrada alle alte frequenze
Ci può essere necessità di un circuito di startup perché, all’accensione, Vx e Vy sono
entrambe nulle e possono spegnere la coppia
differenziale di ingresso dell’operazionale
Il circuito di startup è simile a quello visto per la
rete CMOS
Generazione di IPTAT
Nell’analisi dei circuiti di
riferimento di tensione ci
siamo accorti che la
corrente di polarizzazione
dei BJT è proporzionarle
alla temperatura
assoluta.
Essa può essere vista
infatti come la corrente
che scorre nel resistore
R3 su cui cade la
differenza ΔVBE dei due
transistor
R1
R2
U1
R3
PNP
Q1
PNP
Q2
Circuito per la generazione di IPTAT
M2
M1
M3
U1
studiato come generatore
di tensione indipendente
dalla temperatura può
essere utilizzato, tramite
un meccanismo di
specchio di corrente, per
la generazione della
nostra IPTAT
E’ però possibile
generare la stessa
corrente a partire da un
circuito che non
necessità un
operazionale
Vdd
Il circuito che abbiamo
IPTAT
R2
R
PNP
Q2
PNP
Q4
In dettaglio
circuito di
generazione di
corrente il quale, se
prendiamo M1=M2 e
M3=M4 garantisce
che VX=VY (perché?)
e quindi che IPTAT sia
effettivamente
proporzionale alla
temperatura assoluta
Vdd
Possiamo utilizzare il
M3
M4
M1
M2
X
Y
R
PNP
Q2
PNP
Q4
M5
IPTAT
Confronto
Al primo ordine i due circuiti si comportano esattamente
alla stessa maniera.
Se però andiamo a guardare con maggiore dettaglio il
circuito senza amplificatore operazionale è soggetto a
diverse sorgenti di errore:
Effetto body sui PMOS
Effetto della modulazione della lunghezza del canale
Mismatch sulle dimensioni dei dispositivi
Il risultato è che, se progettiamo correttamente
l’operazionale, riusciamo ad ottenere un circuito più
robusto alle variazioni della Vdd
Polarizzazione a gm costante
Molte delle proprietà dei circuiti CMOS
analogici dipendono dalla
transcoduttanza del mosfet
amplificatore,
E’ dunque sicuramente utile cercare di
fare in modo da rendere quest’ultima
indipendente da variazioni parametriche
indesiderate
Il circuito
Riprendiamo il circuito generatore di corrente e,
M4
(W/L)p
Vdd
Vdd
Vdd
tramite un meccanismo di specchio,
polarizziamo M6 con la corrente Iout
M3
(W/L)p
M5
(W/L)p
Iout
M1
(W/L)n
M2
k(W/L)n
Rs
M6
Calcoli
gm 6
W
2nCox I D 6
L
I D 6 I out
2
1
1
1
2
W R
K
nCox S
L 2
Si avrà:
gm 6
W
2 nCox
L 6
2
2
1
1
k6 2
1
1
1
2
W
R
k2 RS
K
K
nCox S
L 2
Caso studio
Studieremo in dettaglio un circuito per la
generazione di una tensione Vref per
sistemi analogici di elevata precisione1
Cominciamo con il vedere una versione
semplificata del “core” del circuito che
non utilizza amplificatori operazionali
1 T.
Brooks and A. L. Westwisk, “A low-power differential CMOS Bandgap
reference”, ISSCC Dig. Of Tech. Papers, pp. 248-249, 1994
Il “core” semplificato
Vdd
Lo specchio di corrente PMOS garantisce IQ1=IQ2=IQ3=IQ4
M5
M3
M4
M1
M2
M6
R
nA
nA
A
Q1
A
Q2
Q3
Q1-Q3 hanno l’area n-volte maggiore di Q2-Q4
Q4
Problemi
Il circuito, dal momento che l’effetto di
modulazione della lunghezza di canale
trasferisce le variazioni
dell’alimentazione nel circuito, non è
ancora utilizzabile in applicazioni in cui è
richiesta un elevata stabilità di Vref
Possiamo però introdurre delle topologie
cascode per minimizzare quest’effetto
Al posto del semplice circuito
visto nello schema precedente,
sostituiamo alla rete degli
nmos e a quella dei pmos delle
coppie cascode in
configurazione low-voltage
Questo circuito minimizza
l’influenza delle variazioni della
Vdd ma necessita di ulteriori
tensioni di polarizzazione
Vdd
Introduzione dello
specchio cascode
low-voltage
Vb1
Vb2
R
nA
Q3
A
Q2
Vdd
Self-biasing del cascode
tensioni di
polarizzazione si
introducono due
resistenze le cui
cadute di tensione
sono progettate in
maniera da garantire
che tutti i dispostivi
rimangano in pinch-off
Vediamo dunque il
circuito complessivo
Vdd
Per eliminare le
Vb1
Vb2
R1
R2
Vdd
M1
M3
M2
M4
R1
R2
R
PNP
Q1
PNP
Q3
PNP
Q2
PNP
Q4
Problemi aperti:
1. Vogliamo generare una tensione Vref
che non sia riferita a massa
2. Vogliamo massimizzare la reiezione
alle variazioni della Vdd
Vdd
Floating Vref
Per comprendere come
funziona il circuito basta
osservare che:
M1
M3
M6
M2
M4
M7
R4
• La corrente di drain di
M7 è la stessa che
scorre nel resistore R
R1
Vref
U1
R5
• Se M5 e M8 sono
uguali allora la caduta su
R3 è pari alla Vbe di Q4
• Di consegnenza la
corrente di drain di M8 è
pari a Vbe4/R3
R2
M5
R3
R
R
PNP
Q1
PNP
Q3
M8
PNP
Q2
PNP
Q4
Vdd
In conclusione
M1
M2
M3
M6
M4
M7
Dal momento che i due terminali di
ingresso dell’operazionale sono
uguali, la tensione di uscita è data
dalla differenza
tra le cadute
di
R1
R2
tensione su R4 e su R5
R4
2VT ln n
R
R4
R5
V
2
V
ln
n
VBE 4
out
T
M5
R5
R
R3
VR 5 I D 5 R5 VBE 4
R3
R4
Vref
U1
VR 4 I D 7 R4
R
La scelta dei pesi rende nullo il
PNP
PNP
coefficiente
TC
di
Vout
Q1
Q2
PNP
Q3
PNP
Q4
R5
M8
R3
R
Massimizzazione del PSRR
Per ridurre ulteriormente l’influenza della Vdd conviene
generare la VddL del core a partire dalla Vdd esterna
attraverso un meccanismo di regolazione in feedback
La scelta di R1 e R2 mi consente di determinare il valore
di VddL a partire da Vr1
VddL
Vr1
+
-
R1
R2
CORE
Generazione di Vr1
M1
M2
La tensione Vr1 deve essere
generata all’interno del core e
riportata fuori per generare il
riferimento dell’anello di feedback
Vr1
Inseriamo nel ramo di Q3 la il
resistore Rm in maniera che Vr1 sia
un bandgap reference (ovvero oche
la caduta su Rm sia proporzionale
alla temperatura assoluta)
Rm
R
PNP
Q3
Vdd
Il circuito finale
U2
R6
R
M1
M3
M6
R7
R
M2
M4
M7
R4
R1
R2
Vref
U1
R5
M5
Rm
R
PNP
Q3
R3
R
R
PNP
Q1
M8
PNP
Q2
PNP
Q4
Vdd
La rete di start-up
U2
R6
R
M1
M3
M6
R7
R
M2
M4
M7
R4
R1
R2
Vref
Vdd
U1
M9
M10
M11
R5
M5
M12
M13
NMOS
NMOS
Rm
R
PNP
Q3
R3
R
R
PNP
Q1
M8
PNP
Q2
PNP
Q4
Vdd
Funzionamento
U2
All’accensione
dell’alimentazione M9 e
M10, che sono connessi
a diodo, assieme ad
M13, garantiscono un
percorso alla corrente e
quindi portano in
conduzione M12
La Vgs di M12 innesca la
corrente in Rm e di
conseguenza il resto del
circuito
R6
R
M1
R7
R
M2
Vdd
M9
M10
M11
M12
M13
NMOS
NMOS
Rm
R
PNP
Q3
