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G.- F. Dalla Betta, G. Soncini. Appunti di Elettronica 2.
Capitolo III
Porte logiche digitali in tecnologia CMOS
III.1. Parametri caratteristici
III.2. Richiami sui transistori MOS
III.3. Logiche CMOS statiche
III.4. Logiche CMOS dinamiche
Esempi ed Esercizi
1
2
Introduzione
• Con il termine Famiglie Logiche (FL) si indica un particolare modo
di realizzare in forma integrata le funzioni logiche elementari (NOR,
NAND, ...), che differisce da altri sotto il profilo circuitale e/o
tecnologico.
• Le FL realizzate con circuiti integrati in silicio si dividono in due
grandi gruppi, bipolari e MOS, ciascuno dei quali ulteriormente
suddiviso in rapporto alle diverse caratteristiche tecnologiche e
circuitali dei componenti utilizzati.
• Oltre alle FL di tipo bipolare e MOS in silicio, è opportuno
ricordare i circuiti realizzati in Arseniuro di Gallio (GaAs) e altri
semiconduttori compositi (III-V) per il rilevante interesse strategico
nelle applicazioni ad alta velocità (in particolare per le
telecomunicazioni).
3
III.1. Parametri caratteristici
Livelli logici
Soglia logica
Margini di immunità ai disturbi
Ritardo di propagazione
Dissipazione di potenza
Prodotto ritardo-consumo
Fan-out e Fan-in
Livello d’integrazione, costo ed affidabilità
4
Per definire parametri e cifre di merito di una FL si fa normalmente
riferimento alla porta logica più semplice, l’invertitore.
IIN
VIN
IOUT
VOUT
Relazioni di tipo statico
• Caratteristica ingresso/uscita (I/O): lega fra loro VOUT e VIN
• Caratteristica di ingresso: lega fra loro IIN e VIN (univoca)
•
Caratteristica di uscita: lega fra loro IOUT e VOUT (dipende
generalmente da VIN, a causa della forte direzionalità nella
propagazione dei segnali)
5
Caratteristica statica ingresso/uscita OUT = IN
Caso ideale
VOUT
Livelli logici 1 e 0 rappresentati da:
• tensione VDD (alimentazione)
• tensione nulla (massa).
Av ~ 0
VDD
1 logico
|Av | >>
Tensione di soglia (threshold)
VIN < VLT
VOUT = VDD
VIN > VLT
0 logico
0
VTH =VDD /2
VDD
VIN
VOUT = 0
6
Caratteristica statica ingresso/uscita
Caso reale: caratteristica marcatamente non lineare
* : punti di funzionamento nominali
VOUT
|Av | ~ 0
VOUT
VOHNOM
VOHMIN
*
VOHMIN
Av = -1
DH
|Av |>>
VOLMAX
VOLMAX
VOLNOM
*
VILNOM
VIHMIN
VILMAX
VIN
*
*
VIHNOM
VIN
DL
VIHMIN
VILMAX
Escursione soglia (swing logico) dell’invertitore
Swing Logico: SL = VOHNOM - VOLNOM
Definizioni alternative:
VOUT
VOHNOM
VOHMIN
SL = VOHMIN - VOLMAX (in uscita)
*
SL = VIHMIN - VILMAX (in ingresso)
VOLMAX
VOLNOM
*
VILNOM
VIHMIN
VILMAX
*
*
VIHNOM
VIN
7
Soglia logica (Logic Threshold, LT) dell’invertitore
LT = tensione di
autopolarizzazione VIN1
dell’invertitore con
uscita cortocircuitata
sull’ingresso
VOUT1=VIN2
Interpretazione: linea “spartiacque”
Rigenerazione e standardizzazione
dei segnali
8
VOUT2
VOUT1 = VIN2
VIN1 = VLT - d1
d2
VOUT1 = VLT + d2 ,
d2 > d1
VOUT2
d1
VLT
VLT
VIN1
Margini di Immunità ai Disturbi (1)
MID = massima tensione di rumore compatibile con il
buon funzionamento dell’invertitore
Dipendenza dallo swing logico
9
DH + DL < VOHMIN -VOLMAX
VOUT1 = VIN2
DH = VOHMIN - VIHMIN
VOHMIN
MID = min (DL ,DH)
idealmente DH = DL
DL = VILMAX - VOLMAX
VOUT2
VOLMAX
VILMAX
VIHMIN
VIN1
10
Margini di Immunità ai Disturbi (2)
Dipendenza dal guadagno della caratteristica statica
VOUT1 = VIN2
( CA = DH, DB = DL )
C
A
B
VOUT2
D
VIN1
11
Margini di Immunità ai Disturbi (3)
Dipendenza dalla simmetria della caratteristica statica
VOUT1 = VIN2
D’H
DH
D’L
VOUT2
DL
VIN1
12
Ritardi dei segnali per gate pilotati da generatori ideali
VIN
VOUT
t
tHL
tLH
VOHMIN
VTRAN = VOHMIN + VOLMAX
2
VOLMAX
tR
tF
t
13
Tempo di ciclo ( tc)
tc > tHL + tLH
(tipicamente da 10 a 50 volte maggiore)
Frequenza di ciclo (fc)
fc= 1/ tc
(massima frequenza di commutazione)
N.B. 1) tHL e tLH dipendono dal carico (CL)
2) tHL e tLH sono generalmente diversi tra loro
(le prestazioni dinamiche sono determinate
dal più grande dei due)
Ritardo di propagazione ( tPD)
tPD = tHL + tLH
2
Ritardi di propagazione per gate pilotati da altri gate
(funzionamento normale con transizioni non istantanee)
VIN
VOHMIN
VTRAN
VOLMAX
tHL
VOUT
tLH
t
VOHMIN
VTRAN
VOLMAX
t
14
15
Consumo di potenza
Consta di due componenti, una di tipo dinamico (PDIN,
sempre presente) e una di tipo statico (PST).
PST = VA · (IOH· tOH + IOL· tOL) ·f
tOH e tOL = frazioni del periodo di commutazione (T=1/f) in
cui il gate si trova negli stati stazionari con uscita alta e bassa;
IOH e IOL = correnti assorbite dall’alimentazione in tali
intervalli di tempo
Se PST è presente, tipicamente PST >> PDIN per qualunque
frequenza di interesse pratico, PTOT ~ PST
16
Consumo di potenza dinamico
PDIN comprende la potenza necessaria a caricare la capacità di carico
(CL) e quella associata alla corrente di penetrazione iP(t).
VA
Rete di
pull-up
Transizione VOL ----> VOH
Ipotesi semplificativa: iP(t) = 0
iA(t)

   iC(t) · VA dt
iC(t)
VOUT
Rete di
pull-down
0

 VA ·  CL · dV/dt · dt
0
iP(t)
VOH
CL
 VA · CL ·  dV
VOL
= VA · CL · (VOH - VOL)
2
 VA · CL
Consumo di potenza dinamico (2)
2
E  VA · CL
• Meta’ dell’energia e’ immagazzinata nel condensatore
(e persa poi nella transizione complementare VOH ----> VOL)
• Meta’ dell’energia e’ dissipata dal circuito di pull-up
E = energia necessaria per eseguire una transizione completa
2
PDIN = E / t = E · f = VA · CL · f
N.B. Un ulteriore contributo a PDIN arriva dalla potenza
dissipata da iP(t).
17
18
Prodotto ritardo-consumo dei gate
• Velocità di commutazione e ritardi di propagazione possono essere
modificati variando le correnti in gioco (agendo su R, Lmin, ecc.),
quindi non sono caratteristiche intrinseche di una famiglia logica.
• D’altra parte, un aumento delle correnti corrisponde ad un aumento
della potenza dissipata.
• Più significativo è il prodotto ritardo-consumo (P · tPD,
dimensionalmente un’energia), che misura l’efficienza di un circuito
nell’utilizzare la potenza assorbita per produrre alte velocità di
funzionamento.
• A differenza dei termini che lo compongono, P · tPD è pressochè
indipendente dai valori dei componenti, rappresentando quindi una
caratteristica intrinseca del solo schema circuitale.
19
Prodotto ritardo-consumo dei gate (2)
Interpretazione di P · tPD nel caso ideale con:
a) PST >> PDIN
iST (t) corrente che determina PST
b) iC(t)  iST (t) (corrente di carica poco dipendente da Vout)
c) iP(t)  0
tPD = (VOH - VOL) · CL,
IST
P = VA · IST
P · tPD = VA · (VOH - VOL) · CL
2
P · tPD  VA · CL
Condizione ottima per avere basso P · tPD e’ avere iC(t) costante
durante l’intero transitorio (generatore di corrente). In caso contrario,
se iC(t) decresce all’aumentare di Vout, la corrente iST(t) che dà luogo al
consumo di potenza non verrebbe interamente impiegata.
20
Carichi riconfigurabili
Le reti di carico riconfigurabili rappresentano un caso importante,
perche’ sono in grado di fornire correnti molto diverse a seconda dello
stato del gate, a spese ovviamente di complicazioni circuitali.
In particolare, sono comuni due casi diversi:
• Rete di carico (pull-up) ad altissima impedenza quando la rete di
scarica (pull-down) è in conduzione (PST(t)  0, P ·tPD diminuisce)
• Buffer (per CL elevate): rete di carico riconfigurata in modo da
erogare durante il transitorio una iC(t) > iST(t)
(tPD-BUFFER < tPD-IST, P ·tPD diminuisce)
Fan-Out
21
• I gate di ciascuna FL devono funzionare rispettando un insieme di
specifiche, che riguardano parametri sia statici che dinamici.
• Le prestazioni dipendono dal carico che un gate deve pilotare,
costituito tipicamente da un certo numero (N) di altri gate elementari.
- CL (e quindi tPD ) proporzionale a N;
- VOH e/o VOL possono dipendere dalla corrente erogata al (o
assorbita dal) carico in condizioni stazionarie (e quindi da N).
• Esiste un numero massimo di gate che può essere pilotato senza
violazioni delle varie specifiche; il più grande numero di gate pilotabili
nel rispetto dell’intero insieme di specifiche che qualificano una FL è
detto Fan-Out.
• Per i circuiti CMOS, il Fan-Out è determinato essenzialmente da
considerazioni di tipo dinamico (CL massima compatibile con una certa
velocita’).
22
Fan-In
• Considerazioni analoghe valgono per l’ingresso dei circuiti,
portando alla definizione del Fan-In, che è il massimo numero di gate
connettibili in ingresso ad un circuito nel rispetto di tutte le sue
specifiche.
• Nonostante l’apparente simmetria delle definizioni, i due parametri
hanno una rilevanza molto diversa: mentre il Fan-Out rappresenta una
caratteristica di fondamentale importanza, raramente il limitato Fan-In
costituisce un problema serio.
Livello d’integrazione, costo e affidabilità
23
• Il livello di integrazione (gate/cm2) dipende dalla struttura e dalla
tecnologia dei circuiti ed è costantemente aumentato col progresso
della microelettronica, portando a componenti più complessi e quindi
più costosi e con maggior probabilità di guasti e malfunzionamenti.
• Tuttavia l’incremento del numero di funzioni elementari (gate) su un
chip ha largamente compensato questi effetti globali, apportando un
costante miglioramento dei parametri specifici e riducendo il costo per
gate in modo proporzionale all’aumento del livello di integrazione.
• Una cifra di merito “complessiva” e’ la resa funzionale (functional
throughput), che fornisce un’indicazione del numero di operazioni
eseguibili per unità di area (vantaggio del CMOS sul bipolare).
24
III.2 Richiami sui transistori MOS
Circuiti elettronici analogici: elaborazione segnali analogici
(transistori MOSFET e BJT usati come amplificatori)
Circuiti elettronici digitali: elaborazione segnali binari
(transistori MOSFET e BJT usati come interruttori elettronici)
BJT
current
controlled
IC
C
MOSFET
voltage
controlled
ID
D
G
B
IB
VGS
E
Transistore in conduzione (on): interruttore chiuso
Transistore in interdizione (off): interruttore aperto
S
25
Transistore MOS a canale n (n-MOSFET)
a) microstruttura (sezione)
G
S
D
n+
n+
pSi
Dispositivo elettronico
a 3 (4) terminali:
G = Gate
S= Source
D= Drain
(B= Bulk)
B
b) topologia superficiale (layout)
W
S
L
D
L=lunghezza canale
W=larghezza canale
W/L: fattore di forma
26
Transistore MOS a canale n (2)
d) Condizioni operative normali
c) Simbolo circuitale
iD
D
iG
vGS positiva (>VTn)
VTn = tensione di soglia
G
B
vGS
vBS
vDS
vDS positiva
vSB  - vBS  0
S
N.B.
Per vGS < VTn :
iD ~ 0 (transistore “off “ o in interdizione)
In condizioni stazionarie, iG = 0
27
Transistore n-MOS: caratteristiche corrente tensione
iD
Caratteristica statica di uscita:
iD=f( vDS ; vGS )
D
G
iD[mA]
vDS
vGS = 5 V
vGS
S
vGS = 4 V
Polarizzazione normale:
vGS positiva (>VTn)
vDS positiva
VTn= tensione di soglia
0
vGS = 3 V
vGS = 2 V
vGS < VTn (=1V)
2
4
vDS[V]
Per vGS < VTn : iD ~ 0 (transistore “off “ o in interdizione)
28
Modello ai grandi segnali per transistore n-MOS
Interdizione: vGS < VTn
Regione:
lineare
(triodo)
vGS > VTn
vDS <vGS - VTn
Saturazione: vGS > VTn
vDS  vGS - VTn
W
n  Kn 
L
iD ~ 0
2


vDS
iD   n vGS - VTn vDS 
2


n
2
iD  vGS - VTn 
2
Kn : fattore tecnologico (conducibilità intrinseca)
W/L: fattore geometrico (fattore di forma)
29
Effetto Body
• Nelle equazioni che descrivono il funzionamento del dispositivo, la
tensione vBS non compare direttamente, ma interviene a determinare
la tensione di soglia VTn attraverso il cosidetto effetto Body.
In particolare, VTn varia con vBS secondo la seguente equazione:
VTn  VTn vBS  0  DVTn vBS  
 VT 0 n  

vBS - 2 - 2

iD=f(vGS; vBS ) se vDS <<
iD
vSB1 < vSB2 < vSB3
VSB
  0.6V parametro tecnologico
(potenziale di substrato)

fattore di effetto Body
VT1 VT2 VT3
vGS
30
Modulazione della lunghezza di canale
Caratteristica statica di uscita
del MOSFET in saturazione
iD
D
G
vDS
vGS
S
n
2
iD  vGS - VTn  ( 1  vDS )
2
: fattore di modulazione
della lunghezza di canale
1/ caratteristica del MOSFET e comunque grande
La pendenza delle caratteristiche di uscita
iD[mA]
può essere trascurata nelle analisi circuitali
di prima approssimazione
1/=VA[V]
0
vDS[V
]
MOSFET in applicazioni digitali:
MOSFET off (in interdizione) ~ interruttore aperto
vGS < VTn
iD  0 per qualsiasi vDS
iD  0
iD=f( vDS; vGS = parametro )
iD[mA]
D
G
vDS
vGS <VTn
equivalente:
vGS ~ 0 (<VTn )
S
2
vGS < VTn (=1V)
4
6 vDS[V]
31
MOSFET in applicazioni digitali:
MOSFET on (in conduzione) ~ interruttore chiuso
iD=f( vDS; vGS)
vGS  VTn
iD[mA]
vDS ~ 0
iD limitata da circuito esterno
vGS >> VTn (=1V)
iD
D
vGS  VTn
G
vDS ~ 0
vGS  VTn
S
equivalente:
vGS ~ VDD ( VTn )
2
4
vDS[V]
32
33
Transistore MOS a canale p (p-MOSFET)
Caratteristiche iS=f( vSD ; vSG )
Dispositivo complementare
(tensione di soglia VTp negativa)
iS [mA]
vSG=5 V
iS
S
vSG
vSB
G
B
D
vSG=4 V
vSD
vSG=3 V
vSG=2 V v > |V |(1V)
SG
Tp
0
2
4
vSD
S
B
G
Transistore “on” per VSG > |VTp |
Transistore “off” per VSG< |VTp |
D
34
Modello ai grandi segnali per transistore p-MOS
iS ~ 0
Interdizione: vSG < |VTp |
Regione:
lineare
(triodo)
vSG > |VTp |
vSD <vSG - |VTp |
Saturazione:
vSG > |VTp |
vSD  vSG - |VTp |
W
p  Kp 
L
2


vSD
iS   p vSG - | VTp | vSD 
2


iS 
p
2
v
- | VTp |
2
SG
Kp : fattore tecnologico (conducibilità intrinseca)
W/L: fattore geometrico (fattore di forma)
35
Transistori n-MOS e p-MOS: analogie e differenze
• Come si è visto, le equazioni descrittive del comportamento dei
transistori sono sostanzialmente le stesse, purchè si faccia
riferimento ai moduli delle grandezze in gioco.
• Mediante opportuni accorgimenti tecnologici le tensioni di soglia
dei due tipi di transistori possono essere rese uguali e opposte (±1V)
• A causa di alcune asimmetrie tecnologiche, sono generalmente
diversi i fattori di effetto Body (  ).
• Per motivi fisici:
K n  2 .5  K p
36
Evoluzione storica Famiglie Logiche MOS
statiche (a rapporto)
Logiche n-MOS
dinamiche
statiche
Logiche CMOS
dinamiche
III.3. Logiche CMOS statiche
• La tecnologia CMOS (Complementary MOS) è quella che occupa il
ruolo più importante nell’intero panorama della moderna
microelettronica
• Le logiche CMOS, infatti, consentono di ottenere le migliori
prestazioni tra tutte le altre: in particolare, basso consumo di potenza
(esenti da consumo statico), ampio swing logico e margine di
immunità ai disturbi, alte densità di integrazione.
• Accanto alle logiche CMOS pienamente complementari (FCMOS),
esistono varianti che utilizzano prevalentemente i transistori nMOS e
funzionano in modo dinamico.
• La tecnologia CMOS consente l’utilizzo anche di transistori bipolari
(anche se con caratteristiche non ottimali) che possono essere sfruttati
per pilotare efficamente carichi capacitivi elevati. Questa filosofia ha
trovato la sua massima espressione nelle logiche Bi-CMOS.
37
Invertitore FCMOS (Fully CMOS)
VDD
Mp
VIN
VOUT
Mn
38
• Entrambi i transistori operano senza effetto
Body.
• La piena complementarietà dello schema è
soddisfatta se i due transistori hanno tensioni
di soglia uguali e opposte e lo stesso fattore
di conducibilità estrinseca (n = p).
(W/L)p = (W/L)n · (Kn / Kp)  2.5· (W/L)n
• In realtà questa condizione spesso non
viene realizzata per non penalizzare le
caratteristiche del circuito dal punto di vista
dell’area occupata e delle prestazioni
dinamiche (carico dello stadio a monte).
Verifica della funzione logica e caratteristiche generali
VDD
VIN
a) VIN = VIL < VTn
n-MOS OFF
p-MOS ON (VSG=VDD-VIL > |VTp|)
VOUT = VOH =VDD
b) VIN = VIH = VDD n-MOS ON
p-MOS OFF (VSG= 0 < |VTp|)
VOUT = VOL = 0
VOUT
• Ottengo il massimo swing logico senza
vincoli sul fattore di forma dei dispositivi, che
possono essere dimensionati separatamente
rispetto ad altre specifiche
• In condizioni nominali non ho consumo di
potenza statico
39
Invertitore FCMOS: caratteristica statica
La caratteristica statica può essere ricavata analiticamente, risolvendo
l’equazione che esprime l’uguaglianza tra le correnti dei transistori nMOS e p-MOS
Posso distinguere 5 zone diverse:
I) n-MOS spento,
p-MOS
p-MOS lineare ( VSD=0)
triodo
p-MOS
VOUT
n-MOS
II) n-MOS saturo,
saturo
I
saturo
VDD
II
p-MOS lineare
III) n-MOS e p-MOS saturi
n-MOS
(zona a guadagno maggiore,
triodo
III
comprende la VLT)
IV) n-MOS lineare,
IV
p-MOS saturo
V
V) n-MOS lineare (VDS=0),
VTp
VTn
VDD + VTp VIN
p-MOS spento
40
41
Calcolo analitico caratteristica statica ingresso-uscita
Zona I: VIN< VTn, VOUT = VDD
Zona II:
p 
2  VDD - VIN - | VTn |  (VDD
2 

n
2
 VIN - VTn 
Zona III:
2
p
2
 V
DD
(VDD - VOUT ) 
- VOUT ) 
2

2
Eqn. Secondo grado: ramo di parabola
- VIN - | VTp
VIN costante
|
2

n
2
 VIN - VTn 
AV  
2
42
In realtà VOUT entra tramite l’effetto di modulazione della lunghezza
di canale [ iD=iD0 · (1 + · VOUT) ], non considerato nel modello
utilizzato per il transistore (pendenza non infinita).
Zona IV
p
2

n
VOUT 
2
 VDD - VIN - | VTp | 
2  VIN - | VTn |  VOUT 
2
2 
2 
Eqn. Secondo grado: ramo di parabola
Zona V: VIN> VDD+VTp, VOUT = 0
43
Caratteristica statica: punti notevoli
• Soglia logica: imponendo nella equazione relativa alla zona III
VIN = VOUT = VLT, si ottiene:

VTn 
VLT 
Caso notevole: VTn = |VTp| = VT , n = p = 
p
n
 VDD - | VTp |
p
1
n
VLT = VDD / 2
• VILMAX e VIHMIN: impongo la condizione dVOUT/dVIN= -1 nelle
equazioni delle correnti relative alle zone II e IV, rispettivamente.
Nel caso notevole di perfetta simmetria , si ottengono:
VILMAX
3  VDD  2  VT

8
VOHMIN
5  VDD - 2  VT

8
Caso simmetrico e caso ad area minima
• La condizione VTn = |VTp| = VT è generalmente soddisfatta
• La condizione n = p può essere volutamente non soddisfatta per
non aumentare l’area occupata e la capacità parassita di carico, con
aumento del tempo di propagazione.
VOUT
VDD
n=p
Zn=Zp
VDD /2
VDD /2
VIN
• Spesso i transistori vengono
quindi realizzati con lo stesso
fattore di forma Z=W/L,
idealmente unitario
• La
simmetria
della
caratteristica statica (e quindi
il margine di immunità ai
disturbi) risente di questa
scelta (traslazione nel verso
indicato in figura).
44
45
Prestazioni dinamiche: considerazioni generali
• Ipotesi semplificativa (caso peggiore): i transitori di salita e discesa
di un gate hanno inizio soltanto dopo che si sono virtualmente
esauriti quelli del gate che lo pilota.
• Durante le commutazioni, la capacità di carico viene caricata
(scaricata) dal solo transistore p-MOS (n-MOS) mentre l’altro
transistore è spento. La situazione è quindi perfettamente analoga per
i due transitori.
• Esempio
VOUT
Calcolo analitico transitorio di discesa.
IMn
I Mn
dVOUT
 -C L 
dt
VDD
Mn
CL
46
Il transitorio va diviso in due parti, di durata tS e tL, corrispondenti alle
due diverse regioni di funzionamento del transistore n-MOS:
1 tS: n-MOS saturo. VDS > VGS –VTn
VOUT > VDD –VTn
2 tL: n-MOS in regione lineare. VDS > VGS –VTn
VOUT < VDD -VTn
1 tS: n-MOS saturo.
tS 
2  CL
n
dVOUT
n
2
CL 
 VDD - VTn 
dt
2
VTn

2
VDD - VTn 
47
2) tL: n-MOS in regione lineare, VOLMAX <VOUT < VDD -VTn
dVOUT
n
2
CL 
 2  VDD - VTn   VOUT - VOUT
dt
2


Separo le variabili:
tL
 dt  0
2  CL
n
VOLMAX


VDD -VTn
2  VDD
dVOUT
2
- VTn  VOUT - VOUT
L’integrale va risolto per scomposizione in fratti semplici (Appendice):
tL 
CL
n  VDD
 2  VDD - VTn  - VOLMAX
 ln 
VOLMAX
- VTn 




Sommando i due intervalli temporali si ottiene:
t HL
2  CL
 tS  t L 
 f HL (V )
Kn  W / L n
dove
f HL (V ) 

1
VTn
1  2  VDD - VTn  - VOLMAX


 ln 
VOLMAX
VDD - VTn   VDD - VTn  2 



 

• Oltre che come strumento di analisi, l’espressione di tHL può
essere utilizzata come formula di progetto: dato un tHL massimo,
agisco su (W/L)n per garantire tHL < tHL-max
49
Andamento qualitativo di VOUT=f(t)
1 tS: n-MOS saturo. Transitorio a corrente costante.
Andamento lineare di VOUT
2) tL: n-MOS in regione lineare. Transitorio a corrente variabile.
Andamento esponenziale di VOUT
VOUT
N.B. tL  t S
VDD
VDD-VTn
VOLMAX
tS
tL
t
50
Tempo di salita (tLH)
t LH
2  CL
 tS  t L 
 f LH (V )
K p  W / L p
dove
f LH (V ) 



 2  V -|V | - V - V


|
V
|
1
1 


DD
Tp
DD
OHMIN
Tp


 ln


VDD - VOHMIN 

VDD -|VTp |  VDD -|VTp | 2 



• Nel
 
caso

simmetrico
con
transistori
ugualmente
conduttivi
(VTn=|VTp|=VT, n=p), se VOLMAX = VDD - VOHMIN i tempi di salita e di
discesa sono uguali tra loro.
51
Porte logiche elementari: NOR a 2 ingressi
A
VDD
B
NOR
A+B
Mp1
Problemi:
• Rispetto
X
A
VDD
Mp2
VOUT
Mn1
Mn2
all’invertitore
sorgono problemi di effetto
Body per il transistore Mp2 :
VX = VS (Mp2) < VDD
• Durante il transitorio di
salita, la capacità CL viene
B
caricata da due p-MOS in
serie ...
52
Porte logiche elementari: NAND a 2 ingressi
VDD
Mp1
Mp2
VOUT
A
A
B
B
NAND
A·B
• Effetto Body per Mn2
VX = VS (Mn2) > 0
Mn2
X
Mn1
• Durante il transitorio di salita, la
capacità CL si scarica attraverso due nMOS in serie ...
Confronto NAND - NOR
• Dal punto di vista statico, non ci sono motivi per preferire un tipo di
gate all’altro (gate equivalenti).
• Dal punto di vista dinamico, invece, la diversa conducibilità dei due
tipi di transistori (Kn > Kp ) fa sì che, a parità di prestazioni, il
NAND (n-MOS in serie) occupi meno area del NOR (p-MOS in
serie); analogamente, a parità di area occupata il NAND è più
veloce del NOR.
• Queste considerazioni assumono importanza crescente con
l’aumento del numero di ingressi dei circuiti.
• Per quanto riguarda l’effetto Body, infine, si osservi che pur
essendo generalmente n > p , gli svantaggi del NOR vengono
compensati solo in parte .
53
54
Come trattare il caso dei transistori in serie
Si consideri ad esempio un NAND a due ingressi. I due n-MOS in serie
(supposti uguali) possono essere assimilati ad un singolo transistore con
lunghezza di canale doppia (N.B. Si trascura l’effetto Body per Mn2).
VDD
Mn2
IMn2
= IMn1
VOUT
IMn-eq
VDD
X
VDD
Mn1
CL
VOUT
Mn-eq
CL
L doppia
55
Generalizzando …
Nel caso di due transistori MOS in serie con W/L diversi, sempre
trascurando l’effetto Body per Mn2, posso ricondurmi ad un singolo
transistore con fattore di forma W/Leq.
IMn2=IMn1
VDD
VOUT
Mn2
X
VDD
Mn1
CL
W 
W 
   
W 
 L  Mn1  L  Mn 2
  
 L  eq  W    W 
 
 
 L  Mn1  L  Mn 2
56
Consumo di potenza
• In assenza di consumo di potenza statico, domina il consumo
2
dinamico
PDIN = VDD
· CL · f
• Per i gate più complessi (NAND, NOR, ecc.) va considerata anche la
potenza spesa per caricare le capacità parassite ai nodi intermedi.
• N.B. Se la commutazione degli ingressi avviene in un tempo finito,
l’invertitore si viene temporaneamente a trovare con entrambi i
dispositivi in conduzione, quindi è percorso da una corrente di
penetrazione iP(t) che scorre da VDD a massa sommandosi alla corrente
IP
di carica/scarica del condensatore.
• Nei calcoli analitici e’ necessario
trascurare tale corrente, il cui effetto
puo’ essere invece valutato con le
simulazioni SPICE.
IP-max
VTn
VDD /2
VDD+VTp
VIN
57
Sintesi diretta di porte logiche non elementari
• Le logiche CMOS consentono la
VDD
sintesi diretta di porte logiche più
Circuito
p-MOS
A
B
.
.
N
complesse dei NAND e NOR, che
si
IP V
OUT
IN
Circuito
n-MOS
realizzano
attraverso
la
combinazione di strutture serie e
parallelo di transistori.
VOUT = f (A, B, C, ..., N)
• La parte p-MOS è duale rispetto
alla parte n-MOS (transistori pMOS in parallelo corrispondono a
transistori n-MOS in serie).
58
Esempio
A
B
OUT
VDD
C
D
A
B
C
A
D
OUT
C
B
D
OUT= A· B + C· D
Metodo di sintesi di funzioni qualunque
• Assegnata una funzione f (A, B, C, ...), la si descrive tramite la
corrispondente mappa di Karnaugh.
• A seconda dei casi, si considerano i raggruppamenti di 0 con
variabili dirette (vere) per realizzare la parte n-MOS (ovvero i
raggruppamenti di 1 con variabili negate per la parte p-MOS), sempre
utilizzando somme di prodotti. Qualora sia possibile, si trasforma
l’espressione ottenuta per minimizzare l’uso di letterali (transistori).
• La parte complementare è ottenibile come duale di quella
sintetizzata (sostituzione serie-parallelo ...), in modo da assicurare he
la parte n-MOS e quella p-MOS non siano mai contemporaneamente
conduttive in condizioni statiche
59
Mappa di Karnaugh
Esempio
AB
CD
Cerco la copertura minima 0 0
della mappa considerando i 0 1
raggruppamenti di 0 con 1 1
variabili vere (n-MOS)
10
00
1
1
0
1
01
1
0
0
1
C·D
OUT
11
1
1
0
1
10
1
1
0
1
A·B·D
f= C·D + A·B·D = D · ( C + A·B)
D
B
A
60
C
Definita la parte n-MOS, la parte pMOS viene ottenuta sostituendo le
configurazioni di transistori in serie
con configurazioni parallelo e
viceversa ...
61
Esempio (2)
Parte p-MOS
VDD
C
D
B
A
OUT
La parte n-MOS e la parte p-MOS vanno infine congiunte a formare il
circuito CMOS complessivo…
62
VDD
Esempio (3)
C
D
B
A
OUT
D
B
A
C
63
III.4. Logiche CMOS dinamiche
1
Mi
Memoria
RCi
Rete Combinatoria
Livello i
2
Mi+1
Memoria
RCi+1
Rete Combinatoria
1
Livello i+1
• Sono logiche di tipo sincrono, costituite da una cascata di vari livelli
logici ciascuno formato da un blocco di memoria e da una rete
combinatoria.
F
• I vari livelli sono separati
mediante interruttori comandati da F1
un segnale di temporizzazione
(clock) composto da due fasi non
sovrapposte F1 e F2, in modo da F2
eliminare il problema dei ritardi
relativi - skew - tra segnali che
T
dovrebbero arrivare idealmente
nello stesso istante.
t
La tecnologia MOS permette di realizzare con facilità questa struttura in
quanto consente di realizzare interruttori comandati mediante semplici
transistor (pass-transistor); inoltre grazie alla struttura del pass-transistor, il
blocco di memoria Mi viene implementato in modo intrinseco.
Gli interruttori sono necessariamente connessi al gate di un altro
transistor MOS (che realizza la rete RC) che presenta una capacitá
parassita verso massa (vedi struttura fisica del dispositivo), per cui
lo schema equivalente del pass-transistor è:

NC
NA
C
64
65
Non idealità del pass-transistor n-MOS
In realtà il pass-transistor non é un interruttore ideale: ha una
resistenza non nulla quando e’ acceso (logiche dinamiche piu’ lente
delle statiche) ed inoltre ha una corrente di perdita quando e’ spento
che puo’ scaricare la capacità parassita Cx degradando l’informazione
memorizzata sul nodo ad alta impedenza.
Ileak
Isub
Irev
Giunzione D-B
Cj
CX
La corrente di perdita consta di due contributi:
I leak  I rev  I sub
Irev, corrente inversa della giunzione D-B:
• proporzionale all’area della giunzione (transistori ad area minima)
• problema per le tensioni alte.
I rev  Vx
Isub , corrente di sottosoglia del transistore MOS:
• problema sia per le tensioni alte che per quelle basse
• importanza di avere VTn non troppo bassa.
I sub  e
VGS -VTn 
La frequenza di clock deve essere sufficientemente elevata da evitare
la perdita dell’informazione (refresh).
Oltre alla corrente di perdita, altri problemi riguardano:
1) Perdita di una soglia (con effetto Body) nella trasmissione delle
tensioni alte (1 logico) se H =VDD.

VX _ MAX  VDD - VTn _ 0 -   VX _ MAX  F - F
• conseguente riduzione del margine di immunità ai disturbi
decremento della corrente (velocità) dei transistori a valle

e
• tensioni separate per alimentazione e clock (es: H =12V):
soluzione costosa e problematica (vedi 2a).
2) Errori sulla tensione memorizzata a causa di :
a) accoppiamento capacitivo del clock col nodo isolato
b) riflusso degli elettroni dal canale del transistor ai terminali all’atto
dello spegnimento
F
CA
CB
VIN
DQ
DQ
a) Partitore capacitivo …
b)
FH
FT
FL
VX
t
CX
DVX


-
T
- L   CB
C  CB
DQ Cox   H - VX - VT   WT  Lmin
DV 

CX
2  CX
'
X
69
Transfer gate CMOS
Simbolo
F
IX
VIN
VX
CX
F
Svantaggio:
• servono due tensioni di
comando complementari.
Vantaggi:
• trasmissione delle tensioni alte senza perdita di una soglia rispetto a
VDD (p-MOS sempre acceso)
• maggiore velocità di trasmissione dei segnali (transistori in
parallelo, corrente maggiore)
• dato che F e F commutano in senso opposto, gli effetti del loro
accoppiamento col nodo X isolato si cancellano (in prima approx.)
• i riflussi di elettroni e lacune dal canale al nodo X isolato si
compensano in larga misura
Analisi comportamento dinamico (trasferimento 1 logico).
0
VDD
VX
A seconda del valore di VX si possono
distinguere tre regioni di funzionamento:
Regione 1
n-MOS saturo
p-MOS saturo
VDD
Regione 2
Regione 3
n-MOS saturo n-MOS spento
p-MOS lineare p-MOS lineare
VX
0
|VTp|
VDD-VTn
VDD
La resistenza equivalente del transfer gate CMOS puo’ essere
calcolata come parallelo tra la resistenza del transistore n (Rn) e
quella del transistore p (Rp).
N.B. Req resta quasi costante al variare di Vx, quindi la durata del
transitorio di trasmissione di un 1 logico puo’ essere calcolata in modo
approssimato considerando la rete RC equivalente.
Logiche statiche a TG CMOS
I TG possono essere usati per realizzare porte logiche anche
complesse con struttura compatta, con risparmio nel numero di
transistori rispetto alle equivalenti versioni FCMOS.
Esempio: porta logica XOR a 8 transistori
A
A B  A  B
B
73
Esempio: porta logica XOR a 6 transistori
1) B=0
Transfer gate ON
Invertitore d’uscita OFF
Passa A
A
B
A B  A  B
2) B=1
Transfer gate OFF
Invertitore d’uscita ON
Passa A
74
Logica CMOS dinamica pienamente complementare
R.C. i
VDD
R.C. i+1
F1
F2
F1
F2
Livello i
VDD
Livello i+1
Tanti transistori, grande occupazione d’area … come ridurla ?
Logiche CMOS dinamiche (a precarica-valutazione).
VDD
Vout
A
B
F
F
Logica
n-MOS
Vout
Precarica
Precarica
Valutazione
Esempio: sintesi della funzione logica AB+C
VDD
• L’equivalente FCMOS richiede
un numero di transistori superiore
• La differenza si accentua per
funzioni logiche piu’ complesse
Vout
R.C.
A
C
B
F
•Il funzionamento di uno stadio
singolo non presenta problemi
particolari. La situazione pero’ si
complica appena metto due stadi in
cascata…
Problema: propagazione dei segnali alti
VDD
VDD
Vout1
A
B
F
Vout2
L’avvio contemporaneo della
fase di valutazione nei due
stadi comporta un errore
dovuto al fatto che Vout1 vale
inizialmente 1.
F
Logica
n-MOS
Precarica
Valutazione
1
Vout1
corretto
Vout2
errato
78
Logica CMOS dinamica di tipo DOMINO
VDD
VDD
Vout1
A
B
F
Logica
n-MOS
1
Vout2
A
B
Logica
n-MOS
2
Proprieta’ logica DOMINO
• L’inserimento dell’invertitore tra i due in cascata fa si’ che all’inizio
della fase di valutazione non si creino cammini conduttivi
indesiderati tra uscita e massa.
• L’eventuale transizione di Vout1 da 1 a 0 nella fase di valutazione si
traduce in una transizione da 0 a 1 a valle dell’invertitore, che puo’
dare luogo ad una commutazione di Vout2
• La stessa cosa avviene per tutti gli altri ingressi di un blocco di
logica n, che possono presentare una sola transizione da 0 a 1
• Il nome della logica DOMINO deriva proprio dal meccanismo di
propagazione dei segnali dallo stadio d’ingresso in avanti.
• Tra l’uscita dell’invertitore dello stadio i e l’ingresso del blocco di
logica i+1 possono essere interposti altre porte logiche statiche,
purche’ composte da un numero pari di stadi.
79
80
Appendice
A.1 Calcolo analitico di tL (transitorio di discesa)
tL
 dt  0
2  CL
n

VOLMAX

VDD -VTn
dVOUT
2
2  VDD - VTn   VOUT - VOUT
L’integrale va risolto per parti:
2  VDD
VOUT
A
VOUT
1

2
- VTn   VOUT - VOUT
1

 2  VDD - VTn  - VOUT 

2  VDD
B
- VTn  - VOUT 
81
2  A  VDD - VTn  - A  VOUT  B  VOUT  1

B - A VOUT  0
2  A  VDD - VTn   1
A B
1
2  VDD - VTn 
Quindi:
tL
 dt  0
2  CL
n


2  VDD - VTn 
VOLMAX

1
VDD -VTn

dVOUT
dVOUT

VOUT
2  VDD - VTn  - VOUT
VOLMAX


VOUT
CL
tL   ln 

 n  VDD - VTn   2  VDD - VTn  - VOUT V
82
DD -VTn
CL
tL 

 n  VDD - VTn 
 2  VDD - VTn  - VDD - VTn 2  VDD - VTn  - VOLMAX 
 ln 


VDD - VTn 
VOLMAX


 2  VDD - VTn  - VOLMAX 
CL
tL 
 ln 

 n  VDD - VTn  
VOLMAX
